| 講演名 | 2006/6/26 InP HEMT Technology for High-Speed Logic and Communications(Session 2 Compound Semiconductor Devices I,AWAD2006) , |
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| 抄録(和) | |
| 抄録(英) | As a review of the InP HEMT technology and its applications to logic ICs, the two-step-recess gate structure, which is now widely used in high-performance InP HEMTs, and its application to optoelectronic ICs are described. This paper also covers the topic of the gate delay analysis that reveals that the parasitic delay becomes the primary cause of the gate delay in sub-100-nm gate regime. For future challenge for logic applications, ways to reduce the off-state transistor current is also discussed. |
| キーワード(和) | |
| キーワード(英) | HEMT / InP / Cutoff frequency / OEIC |
| 資料番号 | ED2006-64,SDM2006-72 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2006/6/26(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | InP HEMT Technology for High-Speed Logic and Communications(Session 2 Compound Semiconductor Devices I,AWAD2006) |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / HEMT |
| 第 1 著者 氏名（和/英） | / Tetsuya SUEMITSU |
| 第 1 著者 所属（和/英） | NTT Photonics Laboratories, NTT Corporation |
| 発表年月日 | 2006/6/26 |
| 資料番号 | ED2006-64,SDM2006-72 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 138 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |