| 講演名 | 2006-06-23 H.264/AVC符号化向けDSPにおける動き予測演算器の設計(信号処理,LSI,及び一般) 高橋 豊和, 小原 俊逸, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | H.264/AVCは高い符号化効率を実現する反面,符号化に必要な処理量が多い問題点があり,その90%以上は動き予測処理が占めている.符号化効率を向上させるために導入された複数参照フレーム,可変ブロックサイズ,1/4画素精度動き補償がその主因である.これを高速化させるため,複数参照フレーム,可変ブロックサイズに対応した整数精度動き予測処理アーキテクチャが提案されている.しかし,これらのアーキテクチャは探索場所の移動において変則的なメモリアクセスを要し,メモリバンド幅が制限されるDSP組み込み等の用途では性能向上が難しい.本稿では,この間題に対応するため,画素サブサンプリング手法を用いたDSP組み込み整数精度動き予測処理アーキテクチャを提案する.画素サブサンプリングは演算に用いる画素を間引くことにより,一般的にハードウェア量削減に用いられる.提案アーキテクチャではサブサンプリングパターンを一般的なチェスボード状から縦縞状に変更することにより.演算器のデータ読み込みサイクルを削減し動き予測処理の高速化を可能とする.提案するアーキテクチャは200MHzで動作させた場合,CIF画像の予測処理を86.5fpsで実行可能である. |
| 抄録(英) | The improved coding efficiency in H.264/AVC comes from higher computational complexity. Most of that is related to motion estimation. Some new features, such as multiple reference frame, variable block size motion compensation and quarter-pel accuracy motion compensation have been adopted to improve coding peformance, however they would increase the processing time. On the other hand, to speed up motion estimation, many architectures that can implement integer-pel motion estimation have also been proposed. However, it's difficult to improve the processing performance of such architectures in memory bandwidth restricted architecture like a DSP datapath, due to the irregular memory access. In this paper, we propose an integer-pel motion estimator on DSP that adopts pixel subsampling technique to reduce hardware cost. In addition, we modify subsampling pattern from commonly used chessboad-like pattern to vertical-striped pattern, which is able to speed up motion estimation by reducing memory access cycles. The proposed architecture can process 86.5 CIF frames per second at 200MHz operating frequency. |
| キーワード(和) | H.264/AVC / 動き予測 / 全探索ブロックマッチング / DSP / VLSIアーキテクチャ |
| キーワード(英) | H.264/AVC / motion estimation / full search block matching / DSP / VLSI architecture |
| 資料番号 | CAS2006-10,VLD2006-23,SIP2006-33 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2006/6/16(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | H.264/AVC符号化向けDSPにおける動き予測演算器の設計(信号処理,LSI,及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Functional Unit Design of Motion Estimator on DSP for H.264/AVC Encoding |
| サブタイトル（和） | |
| キーワード(1)（和/英） | H.264/AVC / H.264/AVC |
| キーワード(2)（和/英） | 動き予測 / motion estimation |
| キーワード(3)（和/英） | 全探索ブロックマッチング / full search block matching |
| キーワード(4)（和/英） | DSP / DSP |
| キーワード(5)（和/英） | VLSIアーキテクチャ / VLSI architecture |
| 第 1 著者 氏名（和/英） | 高橋 豊和 / Toyokazu TAKAHASHI |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Dept. of Computer Science, Waseda University |
| 第 2 著者 氏名（和/英） | 小原 俊逸 / Shunitsu KOHARA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Dept. of Computer Science, Waseda University |
| 第 3 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Dept. of Computer Science, Waseda University |
| 第 4 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Dept. of Computer Science, Waseda University |
| 第 5 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 5 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Dept. of Computer Science, Waseda University |
| 発表年月日 | 2006-06-23 |
| 資料番号 | CAS2006-10,VLD2006-23,SIP2006-33 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 114 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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