| 講演名 | 2006-05-18 セルアレイ型自己再構成アーキテクチャ評価検討のためのコンパイラ(リコンフィギャラブルシステム,一般) 廣本 正之, 神山 真一, 中原 健太郎, 筒井 弘, 越智 裕之, 中村 行宏, |
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| 抄録(和) | 動作中に自身の回路を変更可能な自己再構成デバイスは,その性能を静的に予測することが困難であるため,アーキテクチャ検討を行うにはシミュレーションによりアプリケーション実行時の性能を定量的に評価することが不可欠である.本研究では,様々なアーキテクチャのシミュレーション評価に必要な構成情報を生成するため,対象アーキテクチャのパラメータを可変とし,複数の自己再構成デバイスで共通に利用可能な自動合成ツールを開発した.本ツールはC言語で記述されたアプリケーションに対し,データフロー解析から演算・論理の割り当て,配置配線までを自動的に実行可能である.合成の自動化により設計空間探索が効率よく行えるようになり,また同一のコンパイラが様々なアーキテクチャを統一的に扱うため公平な性能比較ができると期待される.また本稿では,ALUを基本セルとするアーキテクチャの検討に提案ツールを適用し,その有用性を示した. |
| 抄録(英) | Simulation-based quantitative performance evaluation using specific applications is indispensable for developing architectures of self-reconfigurable devices since static analysis is difficult to estimate their performance. In order to generate configuration data needed for simulating various target architectures, we developed a synthesis tool which can be retargeted to various self-reconfigurable devices specified by architecture parameters. Given an application in C-language, our tool automatically executes data-flow analysis, technology mapping, and layout synthesis. Our tool enables us to perform efficient design-space exploration, and its retargetability helps fair evaluation of the devices on the same platform. This paper also shows architecture evaluation examples using our tool to demonstrate the advantage of our tool. |
| キーワード(和) | 粗粒度 / 高位合成 / レイアウト合成 / 性能及び回路面積の評価 |
| キーワード(英) | coarse-grained / high-level synthesis / layout synthesis / evaluation of performance and circuit area |
| 資料番号 | RECONF2006-2 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2006/5/11(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | セルアレイ型自己再構成アーキテクチャ評価検討のためのコンパイラ(リコンフィギャラブルシステム,一般) |
| サブタイトル（和） | |
| タイトル（英） | A Retargetable Compiler for Cell-Array Based Self-Reconfigurable Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 粗粒度 / coarse-grained |
| キーワード(2)（和/英） | 高位合成 / high-level synthesis |
| キーワード(3)（和/英） | レイアウト合成 / layout synthesis |
| キーワード(4)（和/英） | 性能及び回路面積の評価 / evaluation of performance and circuit area |
| 第 1 著者 氏名（和/英） | 廣本 正之 / Masayuki HIROMOTO |
| 第 1 著者 所属（和/英） | 京都大学大学院 情報学研究科 通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 2 著者 氏名（和/英） | 神山 真一 / Shin'ichi KOUYAMA |
| 第 2 著者 所属（和/英） | 京都大学大学院 情報学研究科 通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 3 著者 氏名（和/英） | 中原 健太郎 / Kentaro NAKAHARA |
| 第 3 著者 所属（和/英） | 京都大学大学院 情報学研究科 通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 4 著者 氏名（和/英） | 筒井 弘 / Hiroshi TSUTSUI |
| 第 4 著者 所属（和/英） | 京都大学大学院 情報学研究科 通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 5 著者 氏名（和/英） | 越智 裕之 / Hiroyuki OCHI |
| 第 5 著者 所属（和/英） | 京都大学大学院 情報学研究科 通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 6 著者 氏名（和/英） | 中村 行宏 / Yukihiro NAKAMURA |
| 第 6 著者 所属（和/英） | 京都大学大学院 情報学研究科 通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 発表年月日 | 2006-05-18 |
| 資料番号 | RECONF2006-2 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 49 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |