講演名 2006-05-18
粒度可変構造を持つ再構成論理セル向けマッピング手法の一検討(リコンフィギャラブルシステム,一般)
山口 良一, 松山 和憲, 中山 英明, 尼崎 太樹, 飯田 全広, 末吉 敏則,
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抄録(和) 既存のリコンフィギャラブル・ロジックデバイスの論理ブロックは,バイト単位の演算処理に適した粗粒度方式,ビット単位の演算処理に適した細粒度方式に大別できる.しかし,それぞれの方式に適した演算処理があるため,使用するデバイスによりアプリケーションが制限されることが問題である.著者らはこの問題を解決するため,1つの論理ブロックで,全加算器およびLUT (Look-Up Table)と同等の機能を実装可能な,粒度可変構造を持つ論理セルアーキテクチャを提案している.しかしながら,その多様な演算機能のため,論理演算をマッピングする場合,従来のLUTよりもトランジスタ数やコンフィグレーションメモリビット数などの実装コストが増えることが懸念される.本稿では,論理演算マッピング時の実装コスト削減のため,提案アーキテクチャのゲート構造を生かしたマッピング方法を示し,数種類のベンチマーク回路に対しテクノロジ・マッピングを行う.その結果,回路構造を生かした実装方法により,従来の4-LUTに比べ,トランジスタ数においてはほぼ同等,そして,コンフィグレーションメモリビット数においては,43%削減できることを確認した.
抄録(英) Reconfigurable logic devices are usually classified on the basis of their basic logic cell architecture as fine-grain or coarse-grain. The coarse-grained architecture is suitable for the byte processing. On the other hand, the fine-grained architecture is suitable for the bit processing. Because there are suitable operations for each devices, it is a problem that applications are limited by a kind of device. To solve this problem, we propose variable grain logic cell that can be implemented full adder and the same function of LUT. Our proposed logic cell has various functional modes. Therefore, when we map logical operations, our logic cell is larger than conventional LUTs in the number of transistors and configuration memory bits. In this paper, we show a mapping method utilizing the gate structure in order to reduce the cost of logical operations. As a result, the mapping method achieves the same number of transistors and reduces configuration memory bits by 43% in comparison with conventional 4-LUT.
キーワード(和) リコンフィギャラブルロジックデバイス / 粗粒度 / 細粒度
キーワード(英) reconfigurable logic device / coarse-grain / fine-grain
資料番号 RECONF2006-1
発行日

研究会情報
研究会 RECONF
開催期間 2006/5/11(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Reconfigurable Systems (RECONF)
本文の言語 JPN
タイトル(和) 粒度可変構造を持つ再構成論理セル向けマッピング手法の一検討(リコンフィギャラブルシステム,一般)
サブタイトル(和)
タイトル(英) A Study of Mapping Method for Variable Grain Logic Cell Architecture
サブタイトル(和)
キーワード(1)(和/英) リコンフィギャラブルロジックデバイス / reconfigurable logic device
キーワード(2)(和/英) 粗粒度 / coarse-grain
キーワード(3)(和/英) 細粒度 / fine-grain
第 1 著者 氏名(和/英) 山口 良一 / Ryoichi YAMAGUCHI
第 1 著者 所属(和/英) 熊本大学 大学院 自然科学研究科
Graduate School of Sience and Technology, Kumamoto University
第 2 著者 氏名(和/英) 松山 和憲 / Kazunori MATUYAMA
第 2 著者 所属(和/英) 熊本大学 大学院 自然科学研究科
Graduate School of Sience and Technology, Kumamoto University
第 3 著者 氏名(和/英) 中山 英明 / Hideaki NAKAYAMA
第 3 著者 所属(和/英) 熊本大学 大学院 自然科学研究科
Graduate School of Sience and Technology, Kumamoto University
第 4 著者 氏名(和/英) 尼崎 太樹 / Motoki AMAGASAKI
第 4 著者 所属(和/英) 熊本大学 大学院 自然科学研究科
Graduate School of Sience and Technology, Kumamoto University
第 5 著者 氏名(和/英) 飯田 全広 / Masahiro IIDA
第 5 著者 所属(和/英) 熊本大学 大学院 自然科学研究科
Graduate School of Sience and Technology, Kumamoto University
第 6 著者 氏名(和/英) 末吉 敏則 / Toshinori SUEYOSHI
第 6 著者 所属(和/英) 熊本大学 大学院 自然科学研究科
Graduate School of Sience and Technology, Kumamoto University
発表年月日 2006-05-18
資料番号 RECONF2006-1
巻番号(vol) vol.106
号番号(no) 49
ページ範囲 pp.-
ページ数 6
発行日