| 講演名 | 2006/3/10 クラスタ段数最小化を目的としたLUT型FPGAのパッキング手法(組込技術とネットワークに関するワークショップETNET2006) 勝木 裕二, 松永 裕介, |
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| 抄録(和) | FPGA上に回路を実装する場合,回路をLUT(Look-Up Table)で被覆した後,各LUTをクラスタと呼ばれる論理ブロックへとまとめるパッキングという作業を行う.ここで,クラスタ間の配線遅延について考えた場合,回路の配置配線が行われた後でないと実際の遅延を厳密に求めることは難しい.そこで,パッキングの段階では各クラスタ間の配線遅延を一定とした遅延モデルが用いられる.この場合,回路の遅延はパッキング後のクラスタの段数によって決定される.本稿では,クラスタ段数の最小化を目的としたFPGAのパッキング手法を提案している.提案手法は,LUTの段数を最小化する既存のマッピングアルゴリズムを基にしており,"ラベル付け"と"パッキング"という二つの工程を経てクラスタ段数が最小となる回路を生成する.ベンチマークを用いた既存アルゴリズムとの比較実験では,平均でクラスタ段数が約30%削減されていることを確認した. |
| 抄録(英) | When the circuit is implemented on FPGA, the circuit is covered with LUT (Look-Up Table) and pack their LUTs into a logical blocks called cluster. The process is called packing. When thinking about the wiring delay between clusters, it is difficult to estimate an actual delay strictly if placement and routing of the circuit has not been done yet. Then, the delay model by whom the wiring delay between each cluster is assumed to be constant is used in packing. In this case, the delay of the circuit is decided depending on a cluster depth. In this paper, it proposes a minimum cluster depth packing algorithm for FPGA. The proposal algorithm refers an existing mapping algorithm that minimizes a LUT depth and it makes the circuit which the cluster depth is minimized through two processes "labelling" and "packing". In the comparison experiment with an existing algorithm that used the benchmark circuit, it was confirmed that a cluster depth had been reduced about 30% by the average. |
| キーワード(和) | FPGA / EDA / パッキング / 遅延削減 |
| キーワード(英) | FPGA / EDA / Packing / Delay reduction |
| 資料番号 | CPSY2005-84,DC2005-104 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2006/3/10(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | クラスタ段数最小化を目的としたLUT型FPGAのパッキング手法(組込技術とネットワークに関するワークショップETNET2006) |
| サブタイトル（和） | |
| タイトル（英） | A minimum cluster depth packing algorithm for LUT-based FPGA |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | EDA / EDA |
| キーワード(3)（和/英） | パッキング / Packing |
| キーワード(4)（和/英） | 遅延削減 / Delay reduction |
| 第 1 著者 氏名（和/英） | 勝木 裕二 / Yuji KATSUKI |
| 第 1 著者 所属（和/英） | 九州大学 大学院システム情報科学府 Graduate School of Infomation Science and Electrical Engineering, Kyushu University |
| 第 2 著者 氏名（和/英） | 松永 裕介 / Yusuke MATSUNAGA |
| 第 2 著者 所属（和/英） | 九州大学 大学院システム情報科学研究院 Faculty of Infomation Science and Electrical Engineering, Kyushu University |
| 発表年月日 | 2006/3/10 |
| 資料番号 | CPSY2005-84,DC2005-104 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 672 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |