| 講演名 | 2006-01-13 多値を用いた逐次型乗算器の構成 野村 尚宏, 村中 徳明, 今西 茂, 徳丸 正孝, |
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| 抄録(和) | 近年のLSIの高性能化のボトルネックとなっている配線量・配線遅延に対処するため、1線に複数の信号値を有する多値信号を用いた回路設計を行っている。本稿では、多値加算器、多値レジスタなどを組み合わせたニューロン(ν)MOSFETを用いた多値逐次型の乗算回路を3種類構成し比較を行う。νMOSを用いて構成されたSD数完全並列演算器は, 少ないトランジスタ数で演算桁数に関係なく高速な演算が可能であり, 補数を用いる必要がないため多値SD数にそれほど大掛かりな部分積生成回路を導入せずに, 2次Booth法が適用できたという両方のメリットを得た2進SD数×2次Booth法の乗算器は, 2値乗算器より31%高速な動作を実現することができた. |
| 抄録(英) | To deal with the amount of wiring and the wiring delay that is the bottleneck of making of LSI in recent years efficient, The circuit is designed by using a multiple-valued signal that has two or more signal values in one line. In this paper, three kinds of multiplication circuits of the multiple-valued sequential circuit method to use neuron MOSFET that had combined a multiple-valued adding machine and a multiple-valued register were composed. The SD complete number parallel operation machine composed by using νMOS is a little number of transistors, doesn't exist in the number of operation digits, and a high-speed operation be possible, The second Booth method was applicable without introducing partial product generation circuits in multiple-valued SD number that did not have to use the complement large scale too much. Multipliers of the 2 SD×Booth method that obtained both above-mentioned advantages was 31% earlier than binary circuit. |
| キーワード(和) | 多値論理 / ニューロンMOSFET / 乗算器 / 逐次型 |
| キーワード(英) | multiple-valued logic / neuron-MOSFET / Multipliers / Sequential |
| 資料番号 | CAS2005-90 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CAS |
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| 開催期間 | 2006/1/6(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Circuits and Systems (CAS) |
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| 本文の言語 | JPN |
| タイトル（和） | 多値を用いた逐次型乗算器の構成 |
| サブタイトル（和） | |
| タイトル（英） | Composition of Sequential Circuit Method Multipliers using Multiple-Valued |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 多値論理 / multiple-valued logic |
| キーワード(2)（和/英） | ニューロンMOSFET / neuron-MOSFET |
| キーワード(3)（和/英） | 乗算器 / Multipliers |
| キーワード(4)（和/英） | 逐次型 / Sequential |
| 第 1 著者 氏名（和/英） | 野村 尚宏 / Naohiro Nomura |
| 第 1 著者 所属（和/英） | 関西大学工学部 Kansai University |
| 第 2 著者 氏名（和/英） | 村中 徳明 / Noriaki Muranaka |
| 第 2 著者 所属（和/英） | 関西大学工学部 Kansai University |
| 第 3 著者 氏名（和/英） | 今西 茂 / Shigeru Imanishi |
| 第 3 著者 所属（和/英） | 神戸情報大学院大学 Kobe Institute of Computing College of Information Technology |
| 第 4 著者 氏名（和/英） | 徳丸 正孝 / Masataka Tokumaru |
| 第 4 著者 所属（和/英） | 関西大学工学部 Kansai University |
| 発表年月日 | 2006-01-13 |
| 資料番号 | CAS2005-90 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 504 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |