| 講演名 | 2006-01-26 1.5V-CMOS動作オンチップ相変化RAM回路技術(デジタル・情報家電, 放送用, ゲーム機用システムLSI, 及び一般) 半澤 悟, 長田 健一, 河原 尊之, 竹村 理一郎, 北井 直樹, 高浦 則克, 松崎 望, 黒土 健三, 守谷 浩志, 茂庭 昌弘, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 世界最小電流でリセット可能な相変化素子を用いたメモリセルのリセット/セット/リードの各動作を検証して、三つの相変化RAM回路技術を考案した。第一の三電源ワード線制御方式は、ビット線の電圧制御だけでは不十分だったセット動作マージンを拡大する. 第二のリード・アクセス低減方式は、リード動作におけるディスターブを緩和し、記憶保持時間を従来比500倍まで向上する. 第三のソース線制御方式は、駆動能力の維持とリーク電流の抑制を両立させながら選択トランジスタの縮小を可能とし、メモリセル面積を従来比18%減の19F^2まで抑制する. これらの三つの回路技術により、世界初の1.5Vでリセット/セット/リード動作する相変化RAMを実現できる見通しを得た. 本相変化RAMは、追加マスク枚数が少なく、標準CMOSトランジスタでメモリモジュールを形成できるため、次世代オンチップRAMに最適である. |
| 抄録(英) | This paper describes a phase change (PC) RAM operated at the lowest possible voltage, 1.5 V, with a CMOS memory array, using PC material with the lowest RESET current. We discuss the margins for RESET/SET/READ operations based on measurement results and identified that it is impossible to distinguish between RESET/SET operations by controlling the bit-line voltage. We propose a new tri-level voltage word-line control (3LV-WL) scheme to clearly operate SET operations. Moreover, we investigated the READ disturb operation and developed a new reduced-actual-READ-access (RA2) scheme to attain 500 times the READ retention time. We also developed a source line control (SLC) scheme to attain an 18% smaller cell size and a 19-F^2 memory cell with enough RESET current to clearly reset the PC material. With the application of these approaches, we established RESET/SET/READ operations with the lowest possible voltage, 1.5 V with logic CMOS, for a low-cost embedded memory with a few additional masks. |
| キーワード(和) | 相変化 / 混載メモリ / 三電源ワード線制御方式 / リード・アクセス低減方式 / ソース線制御方式 |
| キーワード(英) | Phase change / Embedded memory / Tri-level voltage word-line control scheme / Reduced-actual-READ-access scheme / Source line control scheme |
| 資料番号 | ICD2005-206 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2006/1/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 1.5V-CMOS動作オンチップ相変化RAM回路技術(デジタル・情報家電, 放送用, ゲーム機用システムLSI, 及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Phase Change RAM Operated with 1.5-V CMOS as Low Cost Embedded Memory |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 相変化 / Phase change |
| キーワード(2)（和/英） | 混載メモリ / Embedded memory |
| キーワード(3)（和/英） | 三電源ワード線制御方式 / Tri-level voltage word-line control scheme |
| キーワード(4)（和/英） | リード・アクセス低減方式 / Reduced-actual-READ-access scheme |
| キーワード(5)（和/英） | ソース線制御方式 / Source line control scheme |
| 第 1 著者 氏名（和/英） | 半澤 悟 / Satoru HANZAWA |
| 第 1 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 2 著者 氏名（和/英） | 長田 健一 / Kenichi OSADA |
| 第 2 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 3 著者 氏名（和/英） | 河原 尊之 / Takayuki KAWAHARA |
| 第 3 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 4 著者 氏名（和/英） | 竹村 理一郎 / Riichiro TAKEMURA |
| 第 4 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 5 著者 氏名（和/英） | 北井 直樹 / Naoki KITAI |
| 第 5 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Co., Ltd. |
| 第 6 著者 氏名（和/英） | 高浦 則克 / Norikatsu TAKAURA |
| 第 6 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 7 著者 氏名（和/英） | 松崎 望 / Nozomu MATSUZAKI |
| 第 7 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 8 著者 氏名（和/英） | 黒土 健三 / Kenzo KUROTSUCHI |
| 第 8 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 9 著者 氏名（和/英） | 守谷 浩志 / Hiroshi MORIYA |
| 第 9 著者 所属（和/英） | (株)日立製作所機械研究所 Mechanical Engineering Research laboratory, Hitachi, Ltd. |
| 第 10 著者 氏名（和/英） | 茂庭 昌弘 / Masahiro MONIWA |
| 第 10 著者 所属（和/英） | (株)ルネサス テクノロジ Renesas Technology Corp. |
| 発表年月日 | 2006-01-26 |
| 資料番号 | ICD2005-206 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 569 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |