講演名	2002/6/24 An Effective Extraction of Distributed RLC Circuit Model for Multi-level Interconnects by Layout-Fracturing Algorithm ,
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抄録(和)
抄録(英)	In this paper, we propose a layout-fracturing algorithm for the estimation of signal delay at multi-level interconnects. The proposed algorithm divides layout into three types of segments, electrical node segments, resistive segments and capacitive segments, for generation of a distributed RLC circuit model. The fractured segments are transferred directly into a complex RLC circuits by PEEC model, and these segments define each simulation domain and the boundary condition for extracting the parasitics in the distributed RLC network. In order to extract a set of resistance, inductance and capacitance, we solve Maxwell's Equation together with continuity equation over dielectrics and conductors medium using the finite element method (FEM). A sampler circuit, which has 24 transistors for a 3.3 V CMOS technology with 0.25 μm feature size, was examined for the application of our approach. In this work, the signal delay of 0.07 ns is induced by the conventional approach. According to our approach, however, signal operation has more signal delay of 0.17 ns. It increased 33% more than the result of the conventional approach.
キーワード(和)
キーワード(英)	Equivalent Circuit / Interconnect / Parasitics / Extraction / FEM
資料番号	ED2002-132
発行日

研究会情報
研究会	ED
開催期間	2002/6/24(から1日開催)
開催地（和）
開催地（英）
テーマ（和）
テーマ（英）
委員長氏名（和）
委員長氏名（英）
副委員長氏名（和）
副委員長氏名（英）
幹事氏名（和）
幹事氏名（英）
幹事補佐氏名（和）
幹事補佐氏名（英）

講演論文情報詳細
申込み研究会	Electron Devices (ED)
本文の言語	ENG
タイトル（和）
サブタイトル（和）
タイトル（英）	An Effective Extraction of Distributed RLC Circuit Model for Multi-level Interconnects by Layout-Fracturing Algorithm
サブタイトル（和）
キーワード(1)（和/英）	/ Equivalent Circuit
第 1 著者 氏名（和/英）	/ Sukin YOON
第 1 著者 所属（和/英）	School of Electronics and Electrical Engineering, Inha University
発表年月日	2002/6/24
資料番号	ED2002-132
巻番号（vol）	vol.102
号番号（no）	175
ページ範囲	pp.-
ページ数	4
発行日