| 講演名 | 2002/6/24 Synchronous Mirror Delay for Multi-phase Locking , |
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| 抄録(和) | |
| 抄録(英) | A multi-phase synchronous circuit suited for DDR(double data rate) specification was designed using a SMD(synchronous mirror delay). The synchronizing error of the SMD was reduced under the delay time of unit delay stage by compensation characteristics of detecting circuit. By the compensating effect of the detecting circuit the synchronizing error of the SMD could be reduced to ±17ps for zero phase, which is smaller than the delay time of unit delay stage. For the multi-phase (90° in this paper) clock generation circuit including the SMD, the clock receiver, the clock driver and other additional circuits, the synchronizing error was less than ±40ps. |
| キーワード(和) | |
| キーワード(英) | SMD / Multi-phase / DDR / clock |
| 資料番号 | ED2002-124 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ED |
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| 開催期間 | 2002/6/24(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Electron Devices (ED) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Synchronous Mirror Delay for Multi-phase Locking |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / SMD |
| 第 1 著者 氏名（和/英） | / Yong Jin Yoon |
| 第 1 著者 所属（和/英） | School of Electrical Engineering Seoul National University |
| 発表年月日 | 2002/6/24 |
| 資料番号 | ED2002-124 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 175 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |