| 講演名 | 2002/6/24 DESIGN OF A 3V 6-BIT 900MSPS CMOS A/D CONVERTER WITH AN IMPROVED DYNAMIC LATCH , |
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| 抄録(和) | |
| 抄録(英) | A 3V 6-bit 900MSPS CMOS A/D Converter with an improved dynamic latch is proposed. It is composed of both a coarse ADC and a fine ADC whose FR(Folding Rate) is 2, NFB(Number of Folding Block) is 4, and IR(interpolation Rate) is 8, respectively. For the purpose of improving SNDR, distributed track-and-hold circuits are included at the input stage. In order to obtain a high-speed operation and low power consumption, further, a novel analog dynamic latch and digital encoder based on a fast compression algorithm are proposed. The chip has been fabricated with a 0.35um 2-poly 4-metal CMOS technology. The effective chip area is about 960um x 760um and it dissipates about 280mW at 3V power supply. The INL and DNL are within ±1LSB, respectively. The SNDR is about 31dB, when the input frequency reaches 40MHz at 900MHz clock frequency. |
| キーワード(和) | |
| キーワード(英) | |
| 資料番号 | ED2002-121 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ED |
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| 開催期間 | 2002/6/24(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Electron Devices (ED) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | DESIGN OF A 3V 6-BIT 900MSPS CMOS A/D CONVERTER WITH AN IMPROVED DYNAMIC LATCH |
| サブタイトル（和） | |
| キーワード(1)（和/英） | |
| 第 1 著者 氏名（和/英） | / Jinho Oh |
| 第 1 著者 所属（和/英） | Dept. of Semiconductor Science, Dongguk University |
| 発表年月日 | 2002/6/24 |
| 資料番号 | ED2002-121 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 175 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |