| 講演名 | 2005-11-30 非対称な信号遷移を用いた高速ダイナミック回路の論理合成手法(VLSIの設計/検証/テスト及び一般(デザインガイア)) 森本 薫夫, 永田 真, 瀧 和男, |
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| 抄録(和) | スタティックCMOSで用いられている高度な自動合成環境を利用した高速ダイナミック回路ASDDLの論理合成手法を提案する.論理合成は独自に考案した中間ライブラリを用いて行い, 合成結果をASDDL回路に変換することで, ゲートレベルのネットリスト作成から配置配線までの全てを自動設計する.0.18-μmプロセスで設計した16ビット乗算器の遅延時間は1.82nsecであり, エネルギー遅延積が最適になるように作成されたCMOSライブラリを用いて合成した乗算器に対して32%改善した.さらに提案した論理合成手法により大幅に設計期間が短縮され, CMOSと同程度の設計時間で高性能な回路の設計が可能となった. |
| 抄録(英) | This paper proposes a logic synthesis technique for asymmetric slope differential dynamic logic (ASDDL) circuits. The technique utilizes a commercially available logic synthesis tool that has been well established for static CMOS logic design, where an intermediate library is devised for logic synthesis likely as static CMOS, and then a resulting synthesized circuit is translated automatically into ASDDL implementation at the gate-level logic schematic level as well as at the physical-layout level. A design example of an ASDDL 16-bit multiplier synthesized in a 0.18-μm CMOS technology shows an operation delay time of 1.82nsec, which is a 32% improvement over a static CMOS design with a static logic standard-cell library that is finely tuned for energy-delay products. Design time for an ASDDL based dynamic digital circuit is sharply shortened by the proposed logic synthesis technique, and comparable with a static CMOS design. |
| キーワード(和) | 論理合成 / 非対称な信号遷移 / 高速動作 |
| キーワード(英) | logic synthesis / ASDDL / asymmetric slope / high-speed operation |
| 資料番号 | VLD2005-58,ICD2005-153,DC2005-35 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2005/11/23(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 非対称な信号遷移を用いた高速ダイナミック回路の論理合成手法(VLSIの設計/検証/テスト及び一般(デザインガイア)) |
| サブタイトル（和） | |
| タイトル（英） | Logic Synthesis Technique for High Speed Dynamic Logic with Asymmetric Slope Transition |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理合成 / logic synthesis |
| キーワード(2)（和/英） | 非対称な信号遷移 / ASDDL |
| キーワード(3)（和/英） | 高速動作 / asymmetric slope |
| 第 1 著者 氏名（和/英） | 森本 薫夫 / Masao MORIMOTO |
| 第 1 著者 所属（和/英） | 神戸大学大学院自然科学研究科工学部情報知能工学科 Graduate School of Science and Technology, Department of Computer and Systems Engineering, Kobe University |
| 第 2 著者 氏名（和/英） | 永田 真 / Makoto NAGATA |
| 第 2 著者 所属（和/英） | 神戸大学大学院自然科学研究科工学部情報知能工学科 Graduate School of Science and Technology, Department of Computer and Systems Engineering, Kobe University |
| 第 3 著者 氏名（和/英） | 瀧 和男 / Kazuo TAKI |
| 第 3 著者 所属（和/英） | エイ・アイ・エル株式会社 AIL Co., Ltd. |
| 発表年月日 | 2005-11-30 |
| 資料番号 | VLD2005-58,ICD2005-153,DC2005-35 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 441 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |