| 講演名 | 2005-12-01 セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア)) 飯塚 哲也, 池田 誠, 浅田 邦博, |
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| 抄録(和) | 本稿では歩留まり最適化のためのセルレイアウトのデコンパクション手法を提案する.歩留まりを考慮した論理合成やフィジカル合成などにおいては歩留まりを最適化したセルライブラリが必要不可欠であり, 提案手法では元々のセルレイアウトをデコンパクションすることでレイアウトの歩留まりを自動的に最適化する.本手法では, 与えられたタイミング制約の下でセルレイアウトのデコンパクションを行う.タイミング制約の記述には, 与えられる元々のレイアウトの遅延時間からの, デコンパクションによる遅延の増分を近似計算するモデルを提案し, それを用いる.実験結果から遅延時間の近似が十分な精度を実現していることが示され, またセルの性能と歩留まりのトレードオフカーブが得られることが示された.このようなトレードオフカーブから必要な性能のレイアウトを選び出し, 歩留まりを最適化したライブラリとして追加しておくことで, 歩留まりを考慮した最適化手法に必要不可欠なライブラリの構築を行うことができる. |
| 抄録(英) | This paper proposes a yield optimization method for standard-cells under timing constraints. Yield-aware logic synthesis and physical optimization require yield-enhanced standard cells and the proposed method automatically creates yield-enhanced cell layouts by de-compacting the original cell layout. However, the careless modification of the original layout may degrade its performances severly. Therefore, the proposed method de-compacts the original layout under given timing constraints using a Linear Programming (LP). We develop a new accurate linear delay model which approximates the difference from the original delay and use this model to formulate the timing constraints in the LP. Experimental results show that the proposed method can pick up the yield variants of a cell layout from the trade off curve of cell delay versus critical area and is used to create the yield-enhanced cell library which is essential to realize yield-aware VLSI design flows. |
| キーワード(和) | セルレイアウト / 歩留まり / クリティカルエリア / デコンパクション / タイミング制約 |
| キーワード(英) | Cell layout / yield / critical area / de-compaction / timing constraints |
| 資料番号 | VLD2005-74,ICD2005-169,DC2005-51 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2005/11/24(から1日開催) |
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| テーマ（英） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア)) |
| サブタイトル（和） | |
| タイトル（英） | Timing-Driven Cell Layout De-Compaction for Yield Optimization by Critical Area Minimization |
| サブタイトル（和） | |
| キーワード(1)（和/英） | セルレイアウト / Cell layout |
| キーワード(2)（和/英） | 歩留まり / yield |
| キーワード(3)（和/英） | クリティカルエリア / critical area |
| キーワード(4)（和/英） | デコンパクション / de-compaction |
| キーワード(5)（和/英） | タイミング制約 / timing constraints |
| 第 1 著者 氏名（和/英） | 飯塚 哲也 / Tetsuya IIZUKA |
| 第 1 著者 所属（和/英） | 東京大学大学院工学系研究科 Dept. of Electronic Engineering, University of Tokyo |
| 第 2 著者 氏名（和/英） | 池田 誠 / Makoto IKEDA |
| 第 2 著者 所属（和/英） | 東京大学大学院工学系研究科:東京大学大規模集積システム設計教育研究センター(VDEC) Dept. of Electronic Engineering, University of Tokyo:VLSI Design and Education Center (VDEC), University of Tokyo |
| 第 3 著者 氏名（和/英） | 浅田 邦博 / Kunihiro ASADA |
| 第 3 著者 所属（和/英） | 東京大学大学院工学系研究科:東京大学大規模集積システム設計教育研究センター(VDEC) Dept. of Electronic Engineering, University of Tokyo:VLSI Design and Education Center (VDEC), University of Tokyo |
| 発表年月日 | 2005-12-01 |
| 資料番号 | VLD2005-74,ICD2005-169,DC2005-51 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 445 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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