講演名 | 2005-12-01 オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア)) 湯山 洋一, 小林 和淑, 小野寺 秀俊, |
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抄録(和) | 本稿では, チップ上配線におけるエラー検出/訂正符号化の研究には不可欠といえるエラーの発生確率自体のモデル化方法を提案する.「確定的なノイズ」と「確率的なノイズ」を同じようにモデル化していた従来手法とは異なり, 提案手法では両者を区別してモデル化する.これにより, よりノイズ量やエラー率を見積る上で現実的なモデル化が可能となる.従来手法により見積られるエラー率との比較を行ない, その差が100倍以上となることを確認した.また, 提案手法においても, 「確定的なノイズ」のモデル化方法により100倍程度エラー率が異なることが分かった. |
抄録(英) | This paper proposes a bit error rate modeling methodology for error detection/correction encoding of on-chip global interconnect. We classify "Deterministic Noise" and "Probablistic Noise" that are mixed up by conventional method. Our method enables realistic noise and bit error rate modeling. We compare bit error rate estimated by conventional and our proposed method, both are 100 times different. |
キーワード(和) | オンチップグローバル配線 / エラー率モデル化 |
キーワード(英) | On-Chip Global Interconnect / Bit Error Rate Modeling |
資料番号 | VLD2005-73,ICD2005-168,DC2005-50 |
発行日 |
研究会情報 | |
研究会 | ICD |
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開催期間 | 2005/11/24(から1日開催) |
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講演論文情報詳細 | |
申込み研究会 | Integrated Circuits and Devices (ICD) |
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本文の言語 | JPN |
タイトル(和) | オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア)) |
サブタイトル(和) | |
タイトル(英) | Deterministic/Probablistic Noise and Bit Error Rate Modeling on On-chip Global interconnect |
サブタイトル(和) | |
キーワード(1)(和/英) | オンチップグローバル配線 / On-Chip Global Interconnect |
キーワード(2)(和/英) | エラー率モデル化 / Bit Error Rate Modeling |
第 1 著者 氏名(和/英) | 湯山 洋一 / Yoichi YUYAMA |
第 1 著者 所属(和/英) | 京都大学大学院情報学研究科通信情報システム専攻 Dept. of Comm. and Comp. Eng., Graduate School of Informatics, Kyoto University |
第 2 著者 氏名(和/英) | 小林 和淑 / Kazutoshi KOBAYASHI |
第 2 著者 所属(和/英) | 京都大学大学院情報学研究科通信情報システム専攻 Dept. of Comm. and Comp. Eng., Graduate School of Informatics, Kyoto University |
第 3 著者 氏名(和/英) | 小野寺 秀俊 / Hidetoshi ONODERA |
第 3 著者 所属(和/英) | 京都大学大学院情報学研究科通信情報システム専攻 Dept. of Comm. and Comp. Eng., Graduate School of Informatics, Kyoto University |
発表年月日 | 2005-12-01 |
資料番号 | VLD2005-73,ICD2005-168,DC2005-50 |
巻番号(vol) | vol.105 |
号番号(no) | 445 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |