| 講演名 | 2005-12-01 構成情報の階層記憶制御による再構成型プロセッサFE-GAの性能/面積比の向上(アーキテクチャII, デザインガイア-VLSI設計の新しい大地を考える研究会-) 高田 雅士, 津野田 賢伸, 秋田 庸平, 田中 博志, 佐藤 真琴, 伊藤 雅樹, |
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| 抄録(和) | 多数の演算セルを2次元配列状に集積し高い演算性能を持たせ, かつ機能の動的再構成が可能なFlexible Engine/Generic ALU Array (FE-GA)を開発している.FE-GAの機能の変更には, 機能を定義する構成情報(コンフィギュレーションデータ)を演算セルへ転送しなければならないが, これがFE-GAの面積あたりの演算性能(性能/面積比)の低下を引き起こす.本稿では, コンフィギュレーションデータの転送量と必要な記憶容量を削減し, その転送サイクルを隠蔽する階層記憶制御方式を提案する.本方式により, 演算セル内レジスタのみの方式と比較して平均1.26倍の性能/面積比を達成した. |
| 抄録(英) | We are developing Flexible Engine/Generic ALU Array (FE-GA) that is a high-performance processor with two dimensional array of processing cells having dynamically reconfigurable functionality. The configuration data of the function must be transferred to the processing cells. However, the transfer overhead decreases the area-performance ratio of the FE-GA. In this paper, we propose a hierarchical memory control method to reduce the transfer data and necessary memory capacity and to conceal the transfer cycles. As a result, it is 1.26 times of the average area-performance ratio compared to the conventional design. |
| キーワード(和) | 動的再構成 / リコンフィギュラブルプロセッサ / 階層記憶 |
| キーワード(英) | Dynamic Reconfiguration / Dynamic Reconfigurable Processor / Hierarchical Memory |
| 資料番号 | RECONF2005-66 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2005/11/24(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 構成情報の階層記憶制御による再構成型プロセッサFE-GAの性能/面積比の向上(アーキテクチャII, デザインガイア-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Improvement of Area-Performance Ratio of Reconfigurable Processor FE-GA by Hierarchical Memory Control of Configuration Data |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 動的再構成 / Dynamic Reconfiguration |
| キーワード(2)（和/英） | リコンフィギュラブルプロセッサ / Dynamic Reconfigurable Processor |
| キーワード(3)（和/英） | 階層記憶 / Hierarchical Memory |
| 第 1 著者 氏名（和/英） | 高田 雅士 / Masashi TAKADA |
| 第 1 著者 所属（和/英） | 日立製作所中央研究所 Central Research Lab., Hitachi, Ltd. |
| 第 2 著者 氏名（和/英） | 津野田 賢伸 / Takanobu TSUNODA |
| 第 2 著者 所属（和/英） | 日立製作所中央研究所 Central Research Lab., Hitachi, Ltd. |
| 第 3 著者 氏名（和/英） | 秋田 庸平 / Yohei AKITA |
| 第 3 著者 所属（和/英） | 日立製作所中央研究所 Central Research Lab., Hitachi, Ltd. |
| 第 4 著者 氏名（和/英） | 田中 博志 / Hiroshi TANAKA |
| 第 4 著者 所属（和/英） | 日立製作所中央研究所 Central Research Lab., Hitachi, Ltd. |
| 第 5 著者 氏名（和/英） | 佐藤 真琴 / Makoto SATOH |
| 第 5 著者 所属（和/英） | 日立製作所システム開発研究所 Systems Development Lab., Hitachi, Ltd. |
| 第 6 著者 氏名（和/英） | 伊藤 雅樹 / Masaki ITO |
| 第 6 著者 所属（和/英） | 日立製作所中央研究所 Central Research Lab., Hitachi, Ltd. |
| 発表年月日 | 2005-12-01 |
| 資料番号 | RECONF2005-66 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 451 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |