| 講演名 | 2005-12-01 レジスタ分散・共有アーキテクチャを対象としたフロアプラン指向高位合成手法(VLSIの設計/検証/テスト及び一般(デザインガイア)) 大智 輝, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | 近年のLSI設計プロセスの微細化に伴い, 配線による遅延の割合がゲート遅延に対し相対的に増加してきおり, 高位合成の段階においてもフロアプランを考慮する必要がある.レジスタ分散型アーキテクチャを用いると, レジスタ間データ転送を利用することにより配線遅延が回路の性能に与える影響を削除することが可能であるが, レジスタ数が増大し面積増加を招いてしまうという問題点が生じる.本稿では, レジスタ分散型とレジスタ共有型を併用するレジスタ分散・共有型を対象とし, (1)スケジューリング, (2)レジスタアロケーション, (3)レジスタバインディング, (4)モジュール配置の工程を繰り返し(4)から得られたフロアプラン情報をフィードバックすることにより, 解を収束させる高位合成手法を提案する.この手法はレジスタ分散型アーキテクチャと同等の回路の性能を維持しながら面積を削減することが可能となる.また, 計算機実験によって, 提案手法の有効性を示す. |
| 抄録(英) | As device feature size decreases, interconnection delay becomes the dominating factor of total delay. By using Distributed-Register architectures, we can synthesize the circuits with register-to-register data transfer, and can reduce influence of interconnect delay. However, Distributed-Register architectures have the problem that circuit area increases by the number of registers increasing. In this paper, we propose a high-level synthesis method targeting a Distributed/Shared-Register architectures. Our method repeats (1) scheduling, (2) register allocation, (3) register binding, (4) module placement processes, and feeds back floorplan information from (4). This method can reduce circuit area while maintaining the performance of the circuit equal with Distrubuted-register architectures. We show effectiveness of the proposed methods through experimental results. |
| キーワード(和) | 高位合成 / フロアプランニング / レジスタ分散・共有アーキテクチャ / 配線遅延 / ディープサブミクロンプロセス |
| キーワード(英) | High-Level Synthesis / Floorplaning / Distributed/Shared-Register Architectures / Deep sub-micron process / Interconnect delay |
| 資料番号 | VLD2005-66,ICD2005-161,DC2005-43 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2005/11/24(から1日開催) |
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| テーマ（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | レジスタ分散・共有アーキテクチャを対象としたフロアプラン指向高位合成手法(VLSIの設計/検証/テスト及び一般(デザインガイア)) |
| サブタイトル（和） | |
| タイトル（英） | A High-level Synthesis Algorithm Based on Floorplans for Distributed/Shared-Register Architectures |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(2)（和/英） | フロアプランニング / Floorplaning |
| キーワード(3)（和/英） | レジスタ分散・共有アーキテクチャ / Distributed/Shared-Register Architectures |
| キーワード(4)（和/英） | 配線遅延 / Deep sub-micron process |
| キーワード(5)（和/英） | ディープサブミクロンプロセス / Interconnect delay |
| 第 1 著者 氏名（和/英） | 大智 輝 / Akira OHCHI |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Department of Computer Science, Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Department of Computer Science, Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Department of Computer Science, Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学科 Department of Computer Science, Waseda University |
| 発表年月日 | 2005-12-01 |
| 資料番号 | VLD2005-66,ICD2005-161,DC2005-43 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 448 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |