| 講演名 | 2005-12-01 同位相構造に基づく特定用途を考慮したFPGA相互接続遅延テスト(VLSIの設計/検証/テスト及び一般(デザインガイア)) 矢葺 光佑, 大竹 哲史, 藤原 秀雄, |
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| 抄録(和) | 本稿では, 特定用途を考慮したFPGA(Field-Programmable Gate Array)の相互接続線のパス遅延故障に対するテスト手法を提案する.まず, コンフィグレーションが同位相構造を有する順序回路の場合, そこで実際に使用される相互接続線に対して, 2つのテストコンフィグレーションを用いて各コンフィグレーションあたり「最大順序深度+2」のテスト実行時間ですべてのパスをロバストにテストできることを示す.この手法を無閉路順序回路, 閉路を有する順序回路に応用する.閉路を有する順序回路では, テストコンフィグレーション数を2にするために, 与えられた特定用途のコンフィグレーションの設計変更(テスト容易化コンフィグレーション)を行う.提案法では, 未使用の領域についてはテストを行わないことにより, 過剰テストを削減し, テスト実行時間, 歩留まりを向上する. |
| 抄録(英) | This paper presents a method of path delay fault testing for application-specific interconnects in field-programmable gate arrays (FPGAs). The paper shows that if the circuit structure of a configuration corresponding to an application is inphase structure, all the paths in the circuit can be robustly tested by using two configurations with test application time d+2 for each configuration where d is the maximum sequential depth of the circuit. The scheme for inphase structure is extended for acyclic structure and general structure. For cyclic sequential circuits, the original configuration is modified by configuration for testability method so that the number of test configurations for the circuit can be two. The proposed method reduces overtesting by excluding paths of outside the configured area in the FPGA. |
| キーワード(和) | パス遅延故障 / 同位相構造 / テストコンフィグレーション / テスト容易化コンフィグレーション |
| キーワード(英) | FPGA / path delay fault / inphase structure / test configuration / configuration for testability |
| 資料番号 | VLD2005-61,ICD2005-156,DC2005-38 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2005/11/24(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | 同位相構造に基づく特定用途を考慮したFPGA相互接続遅延テスト(VLSIの設計/検証/テスト及び一般(デザインガイア)) |
| サブタイトル（和） | |
| タイトル（英） | Delay Testing for Application-Specific Interconnects of FPGAs based on Inphase Structure |
| サブタイトル（和） | |
| キーワード(1)（和/英） | パス遅延故障 / FPGA |
| キーワード(2)（和/英） | 同位相構造 / path delay fault |
| キーワード(3)（和/英） | テストコンフィグレーション / inphase structure |
| キーワード(4)（和/英） | テスト容易化コンフィグレーション / test configuration |
| 第 1 著者 氏名（和/英） | 矢葺 光佑 / Kosuke Yabuki |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 大竹 哲史 / Satoshi Ohtake |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 藤原 秀雄 / Hideo Fujiwara |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 発表年月日 | 2005-12-01 |
| 資料番号 | VLD2005-61,ICD2005-156,DC2005-38 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 448 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |