| 講演名 | 2005-11-30 90nm標準CMOSプロセスを用いて試作した40Gb/s 4:1 MUX/1:4 DEMUX(VLSIの設計/検証/テスト及び一般(デザインガイア)) 神田 浩一, 山崎 大輔, 山本 拓司, 掘中 実, 小川 淳二, 田村 泰孝, 小野寺 裕幸, |
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| 抄録(和) | 本論文では、90nm標準CMOSプロセスを用いて試作した、1.2V単一電源動作可能な40Gb/s 4:1 MUX及び1:4 DEMUX回路について、主に以下の三つの技術的内容に焦点を置きながら説明する。一つ目は、最適なインダクタ・ピーキングを施したMUXの出力ドライバ回路についてである。二つ目は、低電圧動作に適した高速セレクタ回路、及びラッチ回路についてである。三つ目は、このような高周波回路を試作する上で必要となるデバイスモデルに関してである。試作したMUX及びDEMUXは1.2V単一電源で動作し、消費電流は各々110mA, 52mAであった。実験では比較的良好なアイ・パターンが得られた。 |
| 抄録(英) | This paper describes a 1.2V, 40Gb/s, 4:1 MUX and 1:4 DEMUX designed in 90nm standard CMOS technology, mainly focusing on three design challenges to meet the speed requirement. First, optimization of peaking inductors for 40Gb/s tapered output buffer is explained using effective frequency response analysis. Secondly, circuit topologies of high-speed latch and selector circuits suitable for low-voltage operation are presented. Finally, precise high-frequency device models based on the measured s-parameters up to 40GHz are described. The MUX and DEMUX operate off a single 1.2V supply and consume 110 and 52mA, respectively. Experimental results showed a clear eye opening at a data rate of 40Gb/s. |
| キーワード(和) | インダクタ・ピーキング |
| キーワード(英) | 40Gb/s / MUX / DEMUX / 90nm CMOS / inductor peaking |
| 資料番号 | VLD2005-55,ICD2005-150,DC2005-32 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2005/11/23(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | 90nm標準CMOSプロセスを用いて試作した40Gb/s 4:1 MUX/1:4 DEMUX(VLSIの設計/検証/テスト及び一般(デザインガイア)) |
| サブタイトル（和） | |
| タイトル（英） | 40Gb/s 4:1 MUX/1:4 DEMUX in 90nm standard CMOS technology |
| サブタイトル（和） | |
| キーワード(1)（和/英） | インダクタ・ピーキング / 40Gb/s |
| 第 1 著者 氏名（和/英） | 神田 浩一 / Kouichi Kanda |
| 第 1 著者 所属（和/英） | 株式会社富士通研究所システムLSI開発研究所ネットワークSoC開発部 System LSI Development Laboratories, Fujitsu Laboratories LTD. |
| 第 2 著者 氏名（和/英） | 山崎 大輔 / Daisuke Yamazaki |
| 第 2 著者 所属（和/英） | 株式会社富士通研究所システムLSI開発研究所ネットワークSoC開発部 System LSI Development Laboratories, Fujitsu Laboratories LTD. |
| 第 3 著者 氏名（和/英） | 山本 拓司 / Takuji Yamamoto |
| 第 3 著者 所属（和/英） | 株式会社富士通研究所システムLSI開発研究所ネットワークSoC開発部 System LSI Development Laboratories, Fujitsu Laboratories LTD. |
| 第 4 著者 氏名（和/英） | 掘中 実 / Minoru Horinaka |
| 第 4 著者 所属（和/英） | 株式会社富士通研究所システムLSI開発研究所ネットワークSoC開発部 System LSI Development Laboratories, Fujitsu Laboratories LTD. |
| 第 5 著者 氏名（和/英） | 小川 淳二 / Junji Ogawa |
| 第 5 著者 所属（和/英） | 株式会社富士通研究所システムLSI開発研究所ネットワークSoC開発部 System LSI Development Laboratories, Fujitsu Laboratories LTD. |
| 第 6 著者 氏名（和/英） | 田村 泰孝 / Hirotaka Tamura |
| 第 6 著者 所属（和/英） | 株式会社富士通研究所システムLSI開発研究所ネットワークSoC開発部 System LSI Development Laboratories, Fujitsu Laboratories LTD. |
| 第 7 著者 氏名（和/英） | 小野寺 裕幸 / Hiroyuki Onodera |
| 第 7 著者 所属（和/英） | 株式会社富士通研究所システムLSI開発研究所ネットワークSoC開発部 System LSI Development Laboratories, Fujitsu Laboratories LTD. |
| 発表年月日 | 2005-11-30 |
| 資料番号 | VLD2005-55,ICD2005-150,DC2005-32 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 447 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
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