| 講演名 | 2005-10-21 マイクロプロセッサの性能歩留まりを改善する命令コード配置手法(プロセッサ, DSP, 画像処理技術及び一般) 石原 亨, ファラー ファーザン, |
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| 抄録(和) | 製造上の欠陥を含むチップであっても、欠陥箇所がチップの機能に影響を与えないように無効化することにより良品チップとして使用することができる。鍵となるアイデアは、いくつかの部分回路が独立して機能するようにチップ全体を分割しておくことである。このアイデアはマイクロプロセッサの製造歩留まりを改善する手法として提案され、キャッシュメモリやスクラッチパッドメモリなどのオンチップメモリへ適用されている。本稿では、キャッシュメモリの一部に製造上の欠陥が存在する場合にその欠陥箇所を無効化し、その他の回路に影響を与えないようにする技術と、欠陥があってもマイクロプロセッサの性能が劣化しないようにするコンパイラ最適化手法を提案する。実験の結果、キャッシュメモリの欠陥箇所を知った上で目的コードを生成することにより、全キャッシュラインの5%に欠陥が存在する場合でも、性能劣化を無視できるほど小さく抑えられることを確認した。 |
| 抄録(英) | Yield improvement through exploiting fault-free sections of defective chips is a well-known technique [1][2]. The idea is to partition the circuitry of a chip in a way that fault-free sections can function independently. Many fault tolerant techniques for improving the yield of processors with a cache memory have been proposed [3-5]. In this paper, we propose a defect-aware code placement technique which offsets the performance degradation of a processor with a defective cache memory. To the best of our knowledge, this is the first compiler-based technique which offsets the performance degradation due to cache defects. Experiments demonstrate that the technique can compensate the performance degradation even when 5% of cache lines are faulty. In some cases the technique was able to offset the impact even in presence of 25% faulty cache-lines. |
| キーワード(和) | キャッシュメモリ / 性能歩留まり / コンパイラ / マイクロプロセッサ |
| キーワード(英) | Cache Memory / Performance Yield / Compiler / Microprocessor |
| 資料番号 | SIP2005-125,ICD2005-144,IE2005-89 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2005/10/14(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | マイクロプロセッサの性能歩留まりを改善する命令コード配置手法(プロセッサ, DSP, 画像処理技術及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Code Placement Technique for Improving the Performance Yield of Processors with Defective Caches |
| サブタイトル（和） | |
| キーワード(1)（和/英） | キャッシュメモリ / Cache Memory |
| キーワード(2)（和/英） | 性能歩留まり / Performance Yield |
| キーワード(3)（和/英） | コンパイラ / Compiler |
| キーワード(4)（和/英） | マイクロプロセッサ / Microprocessor |
| 第 1 著者 氏名（和/英） | 石原 亨 / Tohru ISHIHARA |
| 第 1 著者 所属（和/英） | 九州大学システムLSI研究センター System LSI Research Center, Kyushu University |
| 第 2 著者 氏名（和/英） | ファラー ファーザン / Farzan FALLAH |
| 第 2 著者 所属（和/英） | 米国富士通研究所先端CAD技術部 Advance CAD Technology, Fujitsu Labs. of America |
| 発表年月日 | 2005-10-21 |
| 資料番号 | SIP2005-125,ICD2005-144,IE2005-89 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 352 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |