講演名 2005-10-21
ビットレベル並列性を利用した演算器の小規模化(プロセッサ, DSP, 画像処理技術及び一般)
多田 十兵衛, 江川 隆輔, 後藤 源助, 中村 維男,
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抄録(和) 本研究では, 回路の大規模化に伴うリーク電流による消費電力の増大を抑えることを目的として, 小規模な演算器で高速に演算を行なう手法を提案する.演算内のビットレベル並列性に着目し, 高ビット幅の演算を低ビット幅の演算器で行い, さらに回路をウェーブパイプライン化することで高速かつ小規模化な回路を実現する.また, シミュレーションにより提案手法の有効性を示す.
抄録(英) Aiming at reducing power consumption of VLSIs, we propose a fast and compact arithmetic unit. The arithmetic unit reduces static power consumption by the compaction or the circuit scale. To realize that compaction of the arithmetic unit, we exploit bit level parallelism of arithmetic operation, and also, our approach keeps the throughput and saves a dynamic power consumption employing advanced pipelining technique. The simulation results show a high validity of our proposal on VLSI design in deep submicron era.
キーワード(和) 低電力 / 演算器 / ウェーブパイプライン
キーワード(英) Low-power / Arithmetic Unit / Wave-Pipelining
資料番号 SIP2005-120,ICD2005-139,IE2005-84
発行日

研究会情報
研究会 ICD
開催期間 2005/10/14(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) ビットレベル並列性を利用した演算器の小規模化(プロセッサ, DSP, 画像処理技術及び一般)
サブタイトル(和)
タイトル(英) Compaction of Arithmetic Unit with Bit-Level-Parallelism
サブタイトル(和)
キーワード(1)(和/英) 低電力 / Low-power
キーワード(2)(和/英) 演算器 / Arithmetic Unit
キーワード(3)(和/英) ウェーブパイプライン / Wave-Pipelining
第 1 著者 氏名(和/英) 多田 十兵衛 / Jubei TADA
第 1 著者 所属(和/英) 山形大学工学部
Faculty of Engineering, Yamagata University
第 2 著者 氏名(和/英) 江川 隆輔 / Ryusuke EGAWA
第 2 著者 所属(和/英) 東北大学大学院情報科学研究科
Graduate School of Information Sciences, Tohoku University
第 3 著者 氏名(和/英) 後藤 源助 / Gensuke GOTO
第 3 著者 所属(和/英) 山形大学工学部
Faculty of Engineering, Yamagata University
第 4 著者 氏名(和/英) 中村 維男 / Tadao NAKAMURA
第 4 著者 所属(和/英) 東北大学大学院情報科学研究科
Graduate School of Information Sciences, Tohoku University
発表年月日 2005-10-21
資料番号 SIP2005-120,ICD2005-139,IE2005-84
巻番号(vol) vol.105
号番号(no) 352
ページ範囲 pp.-
ページ数 5
発行日