| 講演名 | 2005-09-15 再構成型PARSアーキテクチャのための下流系コンパイラによる配置配線処理(設計手法とシステムソフトウェア) 羽田 隆二, 福田 健, 谷川 一哉, 児島 彰, 弘中 哲夫, |
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| 抄録(和) | 再構成型アーキテクチャの中でも, 特に並列処理を前提とした動的再構成型アーキテクチャのコンパイラには, プログラムから最大限並列度を抽出することが求められる.さらに配置配線においては, ハードウェア資源を有効的に使う効率的な配置配線手法が求められる.現在本研究室で提案・開発しているPARSアーキテクチャ用の下流系コンパイラ(P-BEC)にも上記の様な性能が求められる.しかしながら現状のP-BECの配置配線処理において, プログラムの規模によってはレジスタ不足による配置が不可能な状況や, 配線資源不足による配線不可能な状況が存在する.それを回避するため, 現状の配置配線処理では, 配置や配線が不可能な状況を感知すると, 回避のための処理をプログラム内に追加する.結果, 配置配線処理において追加された処理により, 配置配線の前段階で抽出した並列度を損なってしまっており, アーキテクチャの本来の性能を引き出せているとは言えない.そこで, 本縞ではレジスタ資源の時分割利用によって, 配置不可能時の追加処理を軽減し, 配置と配線を同時に行うことで, 再配置時の自由度向上を実現する配置配線手法を提案する.提案した配置配線手法では従来と比較して最大で152%の速度向上が得られた. |
| 抄録(英) | A compiler of dynamic reconfigurable architecture with ability of highly parallel processing is required to extract parallelism in program as much as possible. In addition, it is also to realize an efficient place and route method to utilize much hardware resources. In our laboratory, we have developed PARS Back-End Compiler (P-BEC) as one of such a compiler. In a development of place and route process, we face a situation to be impossible to do this process, because of shortage of the number of registers and routing resources. To resolve the situation, our place and route process adds several codes to avoid the situation into target program. However, the addition of these codes causes decrease of the parallelism in target program. So we can say that it can't utilize a potential of target architecture enough. Therefore, in this paper, we propose a novel place and route process. This process realizes a reduction of code added in the above situation and more flexibility in replace process by simultaneous place and route process per operation. By introducing proposal place and route process, we achieve 152% higher performance than the traditional one in maximum. |
| キーワード(和) | 再構成型アーキテクチャ / コンパイラ / PARSバックエンド・コンパイラ / 配置配線 |
| キーワード(英) | reconfigurable architecture / compiler / P-BEC / place and route |
| 資料番号 | RECONF2005-30 |
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| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2005/9/8(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 再構成型PARSアーキテクチャのための下流系コンパイラによる配置配線処理(設計手法とシステムソフトウェア) |
| サブタイトル（和） | |
| タイトル（英） | Place and Route Processing in Back End Compiler for Reconfigurable Architecture 'PARS' |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 再構成型アーキテクチャ / reconfigurable architecture |
| キーワード(2)（和/英） | コンパイラ / compiler |
| キーワード(3)（和/英） | PARSバックエンド・コンパイラ / P-BEC |
| キーワード(4)（和/英） | 配置配線 / place and route |
| 第 1 著者 氏名（和/英） | 羽田 隆二 / Ryuji HADA |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 福田 健 / Takeshi FUKUDA |
| 第 2 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 3 著者 所属（和/英） | 広島市立大学情報科学部情報工学科 Faculty of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 児島 彰 / Akira KOJIMA |
| 第 4 著者 所属（和/英） | 広島市立大学情報科学部情報工学科 Faculty of Information Sciences, Hiroshima City University |
| 第 5 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 5 著者 所属（和/英） | 広島市立大学情報科学部情報工学科 Faculty of Information Sciences, Hiroshima City University |
| 発表年月日 | 2005-09-15 |
| 資料番号 | RECONF2005-30 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 287 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |