| 講演名 | 2005-05-12 再構成型PARSアーキテクチャのための下流系コンパイラによる配置配線処理を考慮したコードスケジューリング(デバイスアーキテクチャI, リコンフィギャラブルシステム, 一般) 羽田 隆二, 竹内 健, 福田 健, 谷川 一哉, 弘中 哲夫, |
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| 抄録(和) | 我々は再構成型アーキテクチャを汎用コンピュータとして使用することを目指したPARSアーキテクチャを提案・開発しており, 同時にPARS用コンパイラを開発している.現在開発中であるPARSバックエンド・コンパイラ(P-BEC)では入力となる中間コードから並列実行可能な命令の集合を抽出し, 配置配線などの情報を付与したアセンブラコードを出力する.しかし現状のP-BECの配置配線処理では, 効率の悪い資源利用のためハードウェア資源を最大限利用した効率的な配置配線が行えていない.そこで, 本稿では効率的な配置配線を実現するために, P-BECの配置配線処理の前処理であるコードスケジューリングを改良し, 評価を行った.この提案手法では抽出した並列実行可能な命令を効率的にハードウェア資源に割り当て, かつ並列度の損失を軽減する配置配線を考慮したコードスケジューリングとなっている.評価においては, 従来のP-BECのコードスケジューリングと比較してどれほど性能向上が得られたかを評価した結果, 並列度の高いベンチマークを用いた場合では2.46倍, 並列度の低いベンチマークでは1.04倍の速度向上が得られた. |
| 抄録(英) | We have proposed a reconfigurable PARS architecture for general-purpose, and developing the PARS Compiler. We are developing the PARS Back-End Compiler (P-BEC) which extracts parallelism from input code and outputs the assembly code with place and route information for PARS architecture. The place and route process in the P-BEC, is not enough to utilize hardware resources of PARS architecture. To solve this issue, in this paper, we propose a new scheduling method to help to utilize the hardware resources in the place and route process. This proposal scheduling method realizes to map the extracted parallelism to hardware resources efficiently, and prevent loss of the parallelism in place and route. In the evaluation, we compared the method with P-BEC on the number of execution cycles. From the result, the speed up was 2.46 times higher in program with high parallelism, and 1.04 times higher in program with low parallelism. |
| キーワード(和) | 再構成型アーキテクチャ / コンパイラ / PARSバックエンド・コンパイラ / 配置配線 |
| キーワード(英) | reconfigurable architecture / compiler / P-BEC / place and route |
| 資料番号 | RECONF2005-13 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2005/5/5(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 再構成型PARSアーキテクチャのための下流系コンパイラによる配置配線処理を考慮したコードスケジューリング(デバイスアーキテクチャI, リコンフィギャラブルシステム, 一般) |
| サブタイトル（和） | |
| タイトル（英） | Code Scheduling in Consideration of Place and Route in Back End Compiler for PARS |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 再構成型アーキテクチャ / reconfigurable architecture |
| キーワード(2)（和/英） | コンパイラ / compiler |
| キーワード(3)（和/英） | PARSバックエンド・コンパイラ / P-BEC |
| キーワード(4)（和/英） | 配置配線 / place and route |
| 第 1 著者 氏名（和/英） | 羽田 隆二 / Ryuji HADA |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 竹内 健 / Takeshi TAKEUCHI |
| 第 2 著者 所属（和/英） | 広島市立大学情報科学部情報工学科 Faculty of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 福田 健 / Takeshi FUKUDA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 4 著者 所属（和/英） | 広島市立大学情報科学部情報工学科 Faculty of Information Sciences, Hiroshima City University |
| 第 5 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 5 著者 所属（和/英） | 広島市立大学情報科学部情報工学科 Faculty of Information Sciences, Hiroshima City University |
| 発表年月日 | 2005-05-12 |
| 資料番号 | RECONF2005-13 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 42 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |