| 講演名 | 2002/8/16 2入力論理セルを有する2線式PLA 山岡 寛明, 吉田 浩章, 池田 誠, 浅田 邦博, |
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| 抄録(和) | 本論文では,2入力論理セルを有する2線式PLAを提案する.2入力論理セルはパストランジスタを用いて任意の2入力論理関数を実現し,2線式PLAの性能を劣化させることなく回路に組み込むことが可能である.2入力論理セルを用いることにより,多くの論理関数における積項数を削減することが可能となり,回路面積を削減することができる.同時に,回路面積削減により高速化・低消費電力化を実現している.PLAベンチマーク回路を用いて従来のPLAとの比較を行い,提案PLAにより多くの論理関数における積項数が削減されることを確認した.0.35-μm,3-metal CMOSテクノロジを用いて提案PLAを設計・試作し,機能テストにより正常動作を確認すると共に,電子ビームテスタにより遅延時間の測定を行い,シミュレーション結果との良い一致を確認している. |
| 抄録(英) | This paper describes a new dual-rail PLA with 2-input logic cells. The 2-input logic cells composed of pass-transistors can realize any 2-input Boolean functions and are embedded in a dual-rail PLA without degradation of circuit performance. By using the logic cells, some classes of logic functions can be implemented in a smaller circuit area, so that a high-speed and low-power operation is also achieved. The area advantage over the conventional design has been demonstrated by using PLA benchmark circuits, and the proposed PLA is shown to be effective to reduce the number of product terms significantly. The proposed PLA has been fabricated using a 0.35-μm, 3-metal CMOS technology. The results of a functional test show that the proposed circuit operates correctly, and a delay measurement using an electron-beam tester shows a good agreement with the simulation. |
| キーワード(和) | 論理セル / PLA / 2線式 / 小面積 / 高速 / 低消費電力 |
| キーワード(英) | Logic cell / PLA / dual-rail / small-area / high-speed / low-power |
| 資料番号 | ICD2002-67 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2002/8/16(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 2入力論理セルを有する2線式PLA |
| サブタイトル（和） | |
| タイトル（英） | A Dual-Rail PLA with 2-Input Logic Cells |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理セル / Logic cell |
| キーワード(2)（和/英） | PLA / PLA |
| キーワード(3)（和/英） | 2線式 / dual-rail |
| キーワード(4)（和/英） | 小面積 / small-area |
| キーワード(5)（和/英） | 高速 / high-speed |
| キーワード(6)（和/英） | 低消費電力 / low-power |
| 第 1 著者 氏名（和/英） | 山岡 寛明 / Hiroaki YAMAOKA |
| 第 1 著者 所属（和/英） | 東京大学大学院 工学系研究科電子工学専攻 Department of Electronics Engineering, the University of Tokyo |
| 第 2 著者 氏名（和/英） | 吉田 浩章 / Hiroaki YOSHIDA |
| 第 2 著者 所属（和/英） | 東京大学大学院 工学系研究科電子工学専攻 Department of Electronics Engineering, the University of Tokyo |
| 第 3 著者 氏名（和/英） | 池田 誠 / Makoto IKEDA |
| 第 3 著者 所属（和/英） | 東京大学大学院 工学系研究科電子工学専攻:東京大学 大規模集積システム設計教育研究センター(VDEC) Department of Electronics Engineering, the University of Tokyo:VLSI Design and Education Center (VDEC), the University of Tokyo |
| 第 4 著者 氏名（和/英） | 浅田 邦博 / Kunihiro ASADA |
| 第 4 著者 所属（和/英） | 東京大学大学院 工学系研究科電子工学専攻:東京大学 大規模集積システム設計教育研究センター(VDEC) Department of Electronics Engineering, the University of Tokyo:VLSI Design and Education Center (VDEC), the University of Tokyo |
| 発表年月日 | 2002/8/16 |
| 資料番号 | ICD2002-67 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 274 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |