| 講演名 | 2002/8/15 CMOSディジタル集積回路の低消費電力技術 : 充放電・貫通電流による消費電力の解析とリーク電流削減回路 榎本 忠儀, 鹿野 裕明, 岡 佳憲, |
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| 抄録(和) | 負荷容量(C)の充放電で消費する電力(p_D)と貫通電流による消費電力(p_S)を論理ゲート(NOT、NAND、AND-NOR、等)毎に定式化した.定式化に際して、未知変数であるC、未知変数である立ち上がり・立ち下がり時間の代わりに、それぞれ既知である対象論理ゲートのファンアウト数(n)、既知であるドライバのファンアウト数(m)を用いた.この結果、CADツールを用いずに、大規模ディジタル論理回路の動作時消費電力を容易に見積もることができる上、p_Sをp_Dから分離できるようになった.さらに、低電力化を進める上で、極めて重要な指針も得られるようになった.スピードと動作時消費電力を維持し、待機時消費電力を大幅に低減でき、かつ、待機時にデータを記憶できる動的制御可能な電圧レベル変換(SVL)回路を開発した。SVL回路を適用した0.13μm-CMOS、512b SRAMメモリセルアレイの待機時消費電力は66.1nWで、従来形の23%に減少した.従来形に比べ、アクセス時間は0.7%遅れ、面積は1.2%増、とわずかであった。 |
| 抄録(英) | In order to easily estimate power dissipations of large CMOS logic circuits without using any CAD tools, a simple and closed expression of a short-circuit power dissipation (ρ_S) and that of a power dissipation due to charge-discharge currents (P_D) have been developed for various CMOS logic gates such as NOT, NAND, AND-NOR, etc. A number (m) of fan-outs of the driver and a number (n) of fan-outs of the given logic gate were used for unknown rise and fall times, and load capacitors, respectively. The calculated power dissipation of a 0.13-μm CMOS adder with these expressions was almost the same as that with SPICE. A self-controllable-voltage-level (SVL) circuit was also developed. This SVL circuit can drastically reduce stand-by leakage power of CMOS logic circuits with minimal overheads in terms of chip area and speed. Furthermore, it can also be applied to memories and registers, because such circuits fitted with SVL circuits can retain data even in the stand-by mode. The stand-by power of a 512-bit memory cell array incorporating an SVL circuit for a 0.13-μm SRAM was 66.1 nW, 2.3% of that of an equivalent conventional memory-cell array. The read-access time of this SRAM was only 0.7% slower than that of the equivalent conventional SRAM. |
| キーワード(和) | CMOS / 消費電力 / 貫通電流 / 電圧レベル変換器 / SRAM / 加算回路 |
| キーワード(英) | CMOS / power dissipation / short-circuit dissipation / DC level converter / SRAM / ripple carry adder |
| 資料番号 | SDM2002-145 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2002/8/15(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | CMOSディジタル集積回路の低消費電力技術 : 充放電・貫通電流による消費電力の解析とリーク電流削減回路 |
| サブタイトル（和） | |
| タイトル（英） | Low-Power Techniques for CMOS LSIs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | CMOS / CMOS |
| キーワード(2)（和/英） | 消費電力 / power dissipation |
| キーワード(3)（和/英） | 貫通電流 / short-circuit dissipation |
| キーワード(4)（和/英） | 電圧レベル変換器 / DC level converter |
| キーワード(5)（和/英） | SRAM / SRAM |
| キーワード(6)（和/英） | 加算回路 / ripple carry adder |
| 第 1 著者 氏名（和/英） | 榎本 忠儀 / Tadayoshi Enomoto |
| 第 1 著者 所属（和/英） | 中央大学 大学院 理工学研究科 情報工学専攻 Graduate School of Science and Engineering, Chuo University |
| 第 2 著者 氏名（和/英） | 鹿野 裕明 / Hiroaki Shikano |
| 第 2 著者 所属（和/英） | 中央大学 大学院 理工学研究科 情報工学専攻 Graduate School of Science and Engineering, Chuo University |
| 第 3 著者 氏名（和/英） | 岡 佳憲 / Yoshinori Oka |
| 第 3 著者 所属（和/英） | 中央大学 大学院 理工学研究科 情報工学専攻 Graduate School of Science and Engineering, Chuo University |
| 発表年月日 | 2002/8/15 |
| 資料番号 | SDM2002-145 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 271 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
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