| 講演名 | 2005-12-16 命令カスケーディングにおける典型的パス遅延の効用(自律・並列分散システムにおける動的最適化, 自律協調システム及び一般) 佐藤 寿倫, 千代延 昭宏, |
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| 抄録(和) | 半導体技術のデープサブミクロン化により設計マージンを十分に確保することが困難になり, 最悪条件を常に考慮した設計は不可能になりつつある. 私達は建設的タイミング違反手法(Constructive Timing Violation : CTV)と名づけた典型値指向設計手法を検討している. 本稿では, マイクロプロセッサの性能向上と消費電力削減を目指して, CTVを命令カスケーディングに応用することを検討する. シミュレーションにより, 本稿で提案する機構は依存関係にある命令を効果的にカスケード実行できることを確認している. |
| 抄録(英) | The deep submicron semiconductor technologies will make the worst-case design impossible, since they can not provide design margins that it requires. We are investigating a typical-case design methodology, which we call the Constructive Timing Violation (CTV). This paper extends the CTV concept to collapse dependent instructions, resulting in performance improvement and power reduction. Based on detailed simulations, we find the proposed mechanism effectively collapses dependent instructions. |
| キーワード(和) | 典型値指向設計手法 / 命令カスケーディング / 建設的タイミング違反手法 |
| キーワード(英) | Typical-case design / Instruction collapsing / Constructive timing violation |
| 資料番号 | CPSY2005-36 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2005/12/9(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | 命令カスケーディングにおける典型的パス遅延の効用(自律・並列分散システムにおける動的最適化, 自律協調システム及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Exploiting Typical Delays to Boost Instruction Collapsing |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 典型値指向設計手法 / Typical-case design |
| キーワード(2)（和/英） | 命令カスケーディング / Instruction collapsing |
| キーワード(3)（和/英） | 建設的タイミング違反手法 / Constructive timing violation |
| 第 1 著者 氏名（和/英） | 佐藤 寿倫 / Toshinori Sato |
| 第 1 著者 所属（和/英） | 九州工業大学 Kyushu Institute of Technology |
| 第 2 著者 氏名（和/英） | 千代延 昭宏 / Akihiro Chiyonobu |
| 第 2 著者 所属（和/英） | 九州工業大学 Kyushu Institute of Technology |
| 発表年月日 | 2005-12-16 |
| 資料番号 | CPSY2005-36 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 487 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |