| 講演名 | 1999/11/27 完全故障検出効率を保証するレジスタ転送レベルでの非スキャンテスト容易化設計法 大竹 哲史, 和田 弘樹, 増澤 利光, 藤原 秀雄, |
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| 抄録(和) | 本稿では,レジスタ転送レベル(RTL)で記述されたVLSI回路に対する,完全故障検出効率を保証するテスト容易化設計法を提案する.VLSI回路は,一般にコントローラとデータパスで構成されており,コントローラとデータパスは内部接続信号(コントロール信号およびステータス信号)で接続されている.提案手法は,コントローラとデータパスを分離し(内部接続信号を疑似的に外部入出力として),コントローラとデータパスそれぞれに対してテスト容易化設計およびテスト生成を行う[1][2,3].そして,得られたテストパターンをVLSI回路に実動作速度で印加できることを保障するため,テストプラン生成回路と呼ばれるテスト用のコントロールベクトル系列を生成する回路を,内部接続信号に対して付加する.本稿ではさらに,ベンチマーク回路を用いた実験により,完全スキャン設計法と同等のハードウェアオーバヘッドで,テスト生成時間およびテスト実行時間を短縮できることを示す. |
| 抄録(英) | This paper presents a non-scan design-for-testability (DFT) method for VLSIs designed at register-transfer level (RTL) to achieve complete fault efficiency. In RTL design, a VLSI generally consists of a controller and a data path. The controller and the data path are connected with internal signals: control signals and status signals. The proposed method consists of the following two steps. First, we apply our DFT methods [1] and [2, 3] to the controller and the data path, respectively. Then, to support at-speed testing, we append a test plan generator which generates a sequence of test control vectors for the modified data path. Our experimental results show that the proposed method can reduce significantly both of test generation time and test application time compared with the full-scan design, though the hardware overhead of our method is slightly larger than that of the full-scan design. |
| キーワード(和) | 非スキャンテスト容易化設計 / 完全故障検出効率 / レジスタ転送レベル / 実動作速度テスト / テストプラン生成回路 |
| キーワード(英) | non-scan design-for-testability / complete fault efficiency / register-transfer level / at-speed testing / test plan generator |
| 資料番号 | VLD99-81 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1999/11/27(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | 完全故障検出効率を保証するレジスタ転送レベルでの非スキャンテスト容易化設計法 |
| サブタイトル（和） | |
| タイトル（英） | A Non-Scan DFT Method at Register-Transfer Level to Achieve Complete Fault Efficiency |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 非スキャンテスト容易化設計 / non-scan design-for-testability |
| キーワード(2)（和/英） | 完全故障検出効率 / complete fault efficiency |
| キーワード(3)（和/英） | レジスタ転送レベル / register-transfer level |
| キーワード(4)（和/英） | 実動作速度テスト / at-speed testing |
| キーワード(5)（和/英） | テストプラン生成回路 / test plan generator |
| 第 1 著者 氏名（和/英） | 大竹 哲史 / Satoshi Ohtake |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 和田 弘樹 / Hiroki Wada |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 増澤 利光 / Toshimitsu Masuzawa |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 4 著者 氏名（和/英） | 藤原 秀雄 / Hideo Fujiwara |
| 第 4 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 発表年月日 | 1999/11/27 |
| 資料番号 | VLD99-81 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 475 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |