| 講演名 | 1999/11/26 タイミング設計精度向上による設計TAT短縮手法の提案 川本 裕資, |
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| 抄録(和) | デバイステクノロジーの進歩に伴い、デバイスの動向は微細化によって単に高密度化するだけでなく、内部動作が高速化している。高速化に伴い、その設計段階で用いるタイミングシミュレーションの精度が実際の動作に一致しないために、設計期間が長期にわたっている。従来、EBテスタは単なる不良解析の一つの道具という認識が一般的であったが、このEBテスタを高速デバイスの設計段階で用いてデバイスの内部動作測定を行ない、その結果とタイミングシミュレーション結果を比較することによりタイミングシミュレーションの精度を向上させることができる。本報告ではEBテスタの実測結果からタイミングシミュレーションの精度を向上することにより、設計TATの短縮と更に量産の垂直立上げ、投入資産の効率化に寄与できることを示す。 |
| 抄録(英) | Due to the progress of device technology, deep sub-micron process enables not only to increase density but also to increase the internal clock frequencies year by year. As the clock speed increases, timing accuracy of timing simulation does not fit to the actual device operation timing. This mismatch causes long development period of the high speed ULSI. Currently, E-Beam Prober is considered merely as a failure analysis tool. This E-beam prober is used for measuring the internal node for comparing the actual timing with timing simulator. By comparing both simulation timing and actual timing of E-Beam, the difference is used for improving timing accuracy of simulation. By applying this methodology to the development of high speed Memory, the development period is reduced dramatically. This paper describes about the importance of improved timing simulator for high speed devices design. |
| キーワード(和) | 高速デバイス / タイミングシミュレーション / 動作検証 / 設計TAT |
| キーワード(英) | high speed device / timing simulation / operation verification / design Turn Around Time |
| 資料番号 | VLD99-71 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1999/11/26(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | タイミング設計精度向上による設計TAT短縮手法の提案 |
| サブタイトル（和） | |
| タイトル（英） | A proposal to reduce design TAT for high speed ULSI using improved timing accuracy on timing simulator |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高速デバイス / high speed device |
| キーワード(2)（和/英） | タイミングシミュレーション / timing simulation |
| キーワード(3)（和/英） | 動作検証 / operation verification |
| キーワード(4)（和/英） | 設計TAT / design Turn Around Time |
| 第 1 著者 氏名（和/英） | 川本 裕資 / Hiroshi Kawamoto |
| 第 1 著者 所属（和/英） | 株式会社アドバンテストATE・SE統括部第1SE部EBTSE課 EBT SE Section 1^ |
| 発表年月日 | 1999/11/26 |
| 資料番号 | VLD99-71 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 474 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |