| 講演名 | 1999/9/21 制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズム 家長 真行, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | 本稿では,制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズムを提案する.面積/時間最適化アルゴリズムは,入力としてコールグラフおよびコールグラフを構成するコントロールフローグラフ集合を取り,面積制約および時間制約のもとに,コールグラフ全体を表す状態遷移グラフ集合を合成する.まず,時間制約のみを満足する状態遷移グラフを構築し,その後,面積制約を満足するよう状態遷移グラフを変換する.提案アルゴリズムは,コントロールフローグラフを直接的に操作するため,ビット処理および条件分岐処理といった制御処理を扱うことができ,しかも,アプリケーションプログラム全体を表す1個のコールグラフから,面積制約および時間制約を満足する複数個のハードウェア候補を列挙することができる.提案アルゴリズムをハフマン符号化を始めとする,いくつかの制御処理アプリケーションプログラムに適用し,その有効性を評価する. |
| 抄録(英) | This paper proposes an area/time optimizing algorithm in high-level synthesis for control-based hardwares. Given a call graph whose node corresponds to a control flow of an application program, the algorithm generates a set of state-transition graphs which represents the input call graph under area and timing constraint. In the algorithm, first state-transition graphs which Satisfy only timing constraint are generated and second they are transformed so that they can satisfy area constraint. Since the algorithm is directly applied to control-flow graphs, it can deal with control flows such as bit-wise processes and conditional branches. Further, the algorithm synthesizes more than one hardware architecture candidates from a single call graph for an application program. Designers of an application program can select several good hardware architectures among candidates according to multiple design criteria. Experimental results for several control-based hardwares demonstrate effectiveness and efficiency of the algorithm. |
| キーワード(和) | 高位合成 / 動作合成 / 制御処理 / 面積/時間最適化 |
| キーワード(英) | high-level synthesis / behavioral synthesis / control-based process / area/time optimization |
| 資料番号 | VLD99-66 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1999/9/21(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズム |
| サブタイトル（和） | |
| タイトル（英） | An Area/Time Optimizing Algorithm for Control-Based Hardware Synthesis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis |
| キーワード(2)（和/英） | 動作合成 / behavioral synthesis |
| キーワード(3)（和/英） | 制御処理 / control-based process |
| キーワード(4)（和/英） | 面積/時間最適化 / area/time optimization |
| 第 1 著者 氏名（和/英） | 家長 真行 / Masayuki IENAGA |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 発表年月日 | 1999/9/21 |
| 資料番号 | VLD99-66 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 317 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |