| 講演名 | 1999/10/29 Verilog HDLによるRSFQ論理回路のタイミング設計手法の検討 吉川 信行, 森 静香, 越山 潤一, |
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| 抄録(和) | 高速単一磁束量子(RSFQ)論理回路の大規模集積化に際し、論理レベル回路シミュレーションが強く望まれている。しかしながら、利得の小さいRSFQ論理ゲートのセルライブラリ化は一般に難しく、回路の論理レベルシミュレーションは困難である。今回、我々は二分決定グラフ(BDD)によるセルベース設計法を基礎として、Verilog HDLによるRSFQ論理回路の論理レベルシミュレーションを行った。シミュレーションではバイアス電流値の変化によるタイミングの変化も考慮した。本方法によりRSFQ論理回路のタイミング計算が正確に行えること、アナログシミュレータに比べて計算時間が大幅に改善されることを示した。 |
| 抄録(英) | Logic level circuit simulation is strongly demanded in the design of large scale rapid single flux quantum (RSFQ) integrated circuits. However, it is not so easy because to make a standard library of RSFQ logic gates is difficult due to the smallness of their gain. In this report, we have investigated the way to conduct the logic level simulation of RSFQ circuits by Verilog HDL based on the cell based design methodology using binary decision diagram (BDD). In the simulation, we consider variations in timing parameters arising form the change of the bias current. The Verilog simulations of the RSFQ half adder indicate that the results precisely agree with the results calculated by an analog simulator and that the simulation time is reduced considerably. |
| キーワード(和) | RSFQ論理回路 / BDD / 回路シミュレーション / HDL / 超伝導集積回路 |
| キーワード(英) | RSFQ logic circuit / BDD / circuit simulation / HDL / superconductive integrated circuit |
| 資料番号 | SCE99-28 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SCE |
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| 開催期間 | 1999/10/29(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Superconductive Electronics (SCE) |
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| 本文の言語 | JPN |
| タイトル（和） | Verilog HDLによるRSFQ論理回路のタイミング設計手法の検討 |
| サブタイトル（和） | |
| タイトル（英） | Timing Design of RSFQ Logic Circuits Using Verilog HDL |
| サブタイトル（和） | |
| キーワード(1)（和/英） | RSFQ論理回路 / RSFQ logic circuit |
| キーワード(2)（和/英） | BDD / BDD |
| キーワード(3)（和/英） | 回路シミュレーション / circuit simulation |
| キーワード(4)（和/英） | HDL / HDL |
| キーワード(5)（和/英） | 超伝導集積回路 / superconductive integrated circuit |
| 第 1 著者 氏名（和/英） | 吉川 信行 / N. Yoshikawa |
| 第 1 著者 所属（和/英） | 横浜国立大学工学部電子情報工学科 Faculty of Engineering, Yokohama National University |
| 第 2 著者 氏名（和/英） | 森 静香 / Shizuka Mori |
| 第 2 著者 所属（和/英） | 横浜国立大学工学部電子情報工学科 Faculty of Engineering, Yokohama National University |
| 第 3 著者 氏名（和/英） | 越山 潤一 / Junichi Koshiyama |
| 第 3 著者 所属（和/英） | 横浜国立大学工学部電子情報工学科 Faculty of Engineering, Yokohama National University |
| 発表年月日 | 1999/10/29 |
| 資料番号 | SCE99-28 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 408 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |