| 講演名 | 2000/1/12 高位合成システムによるCPLD設計 中條 新, 川上 洋史, 壇 良, |
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| 抄録(和) | 本稿では高位合成システムと, このシステムからのCPLD設計例について述べる.本システムはVerilog-HDLによる動作記述を入力とし, Verilog-HDLによるデータパス部とステートマシン部のRTL記述情報を得る.この情報より得られるRTL記述は論理合成可能であり, 配置・配線後のタイミング検証でも入力動作記述を満たす正確な結果を得ることができる.また演算器ライブラリーには, 32ビット単精度の演算器, ALU, 比較器をもつ. |
| 抄録(英) | This paper presents a High-Level Synthesis and examples of CPLD design by this system. This system takes as input behavioral description written by Verilog-HDL and outputs RTL description information of data path circuit and state machine circuit written by Verilog-HDL. RTL description is obtained from RTL information is ready to be used for logic synthesis, therefore we gain results which satisfy input behavioral description at timing analysis after layout. This system has an arithmetic operation unit, an ALU and a comparator, all with 32bit single precision. |
| キーワード(和) | 動作合成 / CPLD / ステートマシン |
| キーワード(英) | High-Level Synthesis / CPLD / statemachine |
| 資料番号 | VLD99-97,CPSY99-106 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2000/1/12(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | 高位合成システムによるCPLD設計 |
| サブタイトル（和） | |
| タイトル（英） | CPLD design by A High-Level Synthesis System |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 動作合成 / High-Level Synthesis |
| キーワード(2)（和/英） | CPLD / CPLD |
| キーワード(3)（和/英） | ステートマシン / statemachine |
| 第 1 著者 氏名（和/英） | 中條 新 / Shin NAKAJO |
| 第 1 著者 所属（和/英） | 法政大学 Hosei University |
| 第 2 著者 氏名（和/英） | 川上 洋史 / Hiroshi KAWAKAMI |
| 第 2 著者 所属（和/英） | 法政大学 Hosei University |
| 第 3 著者 氏名（和/英） | 壇 良 / Ryo DANG |
| 第 3 著者 所属（和/英） | 法政大学 Hosei University |
| 発表年月日 | 2000/1/12 |
| 資料番号 | VLD99-97,CPSY99-106 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 532 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |