| 講演名 | 2005/9/20 Surrounding Gate Transistorにおける量子効果を考慮したC-V特性のウェハ面方位依存性(<特集>プロセス・デバイス・回路シミュレーション及び一般) 羽田 秀生, 坂本 渉, ペシック イリヤ, 中村 広記, 桜庭 弘, 舛岡 富士雄, |
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| 抄録(和) | 本論文では、シリコンウェハ上に円筒形シリコン柱をゲート電極が取り囲むように形成されたSurrounding Gate Transistor (SGT)における電子分布とC-V特性を示している。SGTにおける量子効果を正確に解析するために、我々は有効質量の結晶面方位依存性を考慮した1次元Schrodinger-2次元Poissonの自己無撞着法を用いた。結果として、シリコン柱界面、及びウェハ面方位によってSi-SiO2界面に沿った電子分布、及びC-V特性が変化する事を示すことに成功した。また、SGTの量子効果を考慮したC-V特性のウェハ面方位依存性は、平面型MOSFETの依存性と比較したとき、減少している事も示した。 |
| 抄録(英) | In this paper, we show the electron distributions and the C-V characteristics for the surrounding gate transistor (SGT). The SGT structure is defined by a cylindrical silicon pillar that is completely surrounded by the gate electrode and is vertically arranged on top of a silicon wafer. In order to correctly analyze the QM effects that occur within the SGT, we have used a self-consistent method of the coupled 1D Schrodinger-2D Poisson system that properly includes effective mass dependency on the crystal orientation. As a result, we have successfully shown that both the QM carrier distribution along the Si-SiO_2 interface and the C-V characteristics will vary with the silicon pillar surface and wafer crystal orientations. We have also shown that the wafer orientation dependence of the QM C-V characteristics for the SGT is reduced when compared to the QM C-V characteristics of the planar MOSFET. |
| キーワード(和) | |
| キーワード(英) | Surrounding Gate Transistor (SGT) / Quantum Mechanical Effects (QMEs) |
| 資料番号 | VLD2005-53,SDM2005-172 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2005/9/20(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | Surrounding Gate Transistorにおける量子効果を考慮したC-V特性のウェハ面方位依存性(<特集>プロセス・デバイス・回路シミュレーション及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Wafer Orientation Dependence of the C-V Characteristics due to QM Effects for the Surrounding Gate Transistor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Surrounding Gate Transistor (SGT) |
| 第 1 著者 氏名（和/英） | 羽田 秀生 / Hideo HANEDA |
| 第 1 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 第 2 著者 氏名（和/英） | 坂本 渉 / Wataru SAKAMOTO |
| 第 2 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 第 3 著者 氏名（和/英） | ペシック イリヤ / Iliya I. PESIC |
| 第 3 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 第 4 著者 氏名（和/英） | 中村 広記 / Hiroki NAKAMURA |
| 第 4 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 第 5 著者 氏名（和/英） | 桜庭 弘 / Hiroshi SAKURABA |
| 第 5 著者 所属（和/英） | 宮城工業高等専門学校 Miyagi National College of Technology |
| 第 6 著者 氏名（和/英） | 舛岡 富士雄 / Fujio MASUOKA |
| 第 6 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 発表年月日 | 2005/9/20 |
| 資料番号 | VLD2005-53,SDM2005-172 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 308 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |