| 講演名 | 2005/7/29 キャッシュ・ミス頻発ロード命令を対象としたミス原因解析(高速化手法, SWOPP武雄2005 (2005年並列/分散/協調処理に関する「武雄」サマー・ワークショップ)) 三輪 英樹, 堂後 靖博, 井上 弘士, 村上 和彰, |
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| 抄録(和) | 近年, マイクロプロセッサの性能は半導体製造技術の進歩に伴い飛躍的に向上した.その一方で, 主記憶として利用されるDRAMは構造的に高速化しにくく, 今やその速度はマイクロプロセッサよりも約100倍遅い.このような状況では, 主記憶がマイクロプロセッサの性能を抑制するという問題(メモリ・ウォール問題)の解決がコンピュータ・システム性能向上の大きな鍵となる.現在, 筆者らの研究グループではキャッシュ・ミスを頻発させるロード命令に着目してキャッシュ・ミス・ペナルティを低減する技術を開発中である.キャッシュ・ミス頻発ロード命令は全キャッシュ・ミスの約90%を発生させ性能へ大きな影響を与える.本稿では, このロード命令によるキャッシュ・ミスの原因を明らかにするために, 複数のベンチマーク・プログラムに関してメモリ・アクセス・パタンの調査を行なった.その結果, キャッシュ・ミス・頻発ロード命令のロード対象データの殆どは, プログラム実行中に一旦ストアされたデータであることが判明した. |
| 抄録(英) | In recent years, the performance of microprocessors has been improved extremely. On the other hand, DRAMs, commonly used as the main memory, is about 100 times as slow as microprocessors. In this situation, DRAMs suppress the performance of microprocessors. This problem is commonly called Memory Wall Problem. For the performance improvement of computer systems, it is very important to solve this problem. Currently, the authors are developing cache miss penalty reduction techniques focused on the delinquent loads which cause the cache misses frequently. Such load instructions are responsible for 90% of all the cache misses, and deteriorate the performance. In this paper, to reveal the cause of cache misses, the authors investigate the memory access patterns for several benchmark programs. The results show that almost all of the data which cause cache misses had been written to memory system by store instructions. |
| キーワード(和) | キャッシュ・メモリ / メモリ・ウォール問題 / キャッシュ・ミス・ペナルティ低減 / キャッシュ・ミス頻発ロード命令 |
| キーワード(英) | cache memory / memory wall problem / cache miss penalty reduction / delinquent load instructions |
| 資料番号 | CPSY2005-22 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2005/7/29(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | キャッシュ・ミス頻発ロード命令を対象としたミス原因解析(高速化手法, SWOPP武雄2005 (2005年並列/分散/協調処理に関する「武雄」サマー・ワークショップ)) |
| サブタイトル（和） | |
| タイトル（英） | Behavior Analysis for Delinquent Loads |
| サブタイトル（和） | |
| キーワード(1)（和/英） | キャッシュ・メモリ / cache memory |
| キーワード(2)（和/英） | メモリ・ウォール問題 / memory wall problem |
| キーワード(3)（和/英） | キャッシュ・ミス・ペナルティ低減 / cache miss penalty reduction |
| キーワード(4)（和/英） | キャッシュ・ミス頻発ロード命令 / delinquent load instructions |
| 第 1 著者 氏名（和/英） | 三輪 英樹 / Hideki MIWA |
| 第 1 著者 所属（和/英） | 九州大学大学院システム情報科学府 Dept. of Informatics, Kyushu University |
| 第 2 著者 氏名（和/英） | 堂後 靖博 / Yasuhiro DOUGO |
| 第 2 著者 所属（和/英） | 福岡大学大学院工学研究科 Dept. of Electronics Engineering, Fukuoka University |
| 第 3 著者 氏名（和/英） | 井上 弘士 / Koji INOUE |
| 第 3 著者 所属（和/英） | 九州大学大学院システム情報科学府 Dept. of Informatics, Kyushu University |
| 第 4 著者 氏名（和/英） | 村上 和彰 / Kazuaki MURAKAMI |
| 第 4 著者 所属（和/英） | 九州大学大学院システム情報科学府 Dept. of Informatics, Kyushu University |
| 発表年月日 | 2005/7/29 |
| 資料番号 | CPSY2005-22 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 226 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |