| 講演名 | 2003/8/26 回線速度40Gbpsの128×128光パケットスイッチをサポートする並列パイプライン制御によるバッファ管理方式(光ルータ,光スイッチング,一般) 原井 洋明, 村田 正幸, |
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| 抄録(和) | 出力バッファ型光パケットスイッチにおける高速バッファ管理手法について検討する.並列処理とパイプライン処理を組みあわせた複数プロセッサ構成による制御方式を提案する.各プロセッサにおいて,ポート数Nに依存しない計算量O(1)の処理を行ない,従来のN倍の高速化を図る.回線速度40Gbpsの8×8光パケットスイッチにおいて,最小64バイトの長さの異なるパケットを処理する機能をFPGAに実装できることをシミュレーションによって確認する.また,提案方式とFPGA技術を用いて回線速度40Gbpsの128×128光パケットスイッチをサポートできることを示す. |
| 抄録(英) | We investigate a high-speed buffer management mechanism for output-butffered photonic packet switches. We propose a parallel and pipeline mechanism on multi-processing architecture for this purpose. The machanism provides N times faster processing than an existing O(N) mechanism does, where N is the number of ports. Through hardware simulation after place and route operation, we confirm feasibility of an FPGA-based buffer management hardware for 8×8 photonic packet switches with 40Gbps ports, which is capable of asynchronously arriving variable-size packets, of which minimum is 64byte. A support of 128×128 packet switch with 40Gbps ports is also feasible by using our mechanism and a latest FPGA technology. |
| キーワード(和) | 光パケットスイッチ / 出力バッファ / 並列パイプライン処理 / 非同期可変長パケット / FPGA |
| キーワード(英) | Photonic packet switch / Output buffer / Parallel and pipeline processing / Asynchronous variable-size packets / Field programmable gate array |
| 資料番号 | PN2003-7 |
| 発行日 |
| 研究会情報 | |
| 研究会 | PN |
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| 開催期間 | 2003/8/26(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Photonic Network (PN) |
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| 本文の言語 | JPN |
| タイトル（和） | 回線速度40Gbpsの128×128光パケットスイッチをサポートする並列パイプライン制御によるバッファ管理方式(光ルータ,光スイッチング,一般) |
| サブタイトル（和） | |
| タイトル（英） | Buffer Management based on a Parallel and Pipeline Mechanism to Support 128×128 Photonic Packet Switches with 40Gbps Ports |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 光パケットスイッチ / Photonic packet switch |
| キーワード(2)（和/英） | 出力バッファ / Output buffer |
| キーワード(3)（和/英） | 並列パイプライン処理 / Parallel and pipeline processing |
| キーワード(4)（和/英） | 非同期可変長パケット / Asynchronous variable-size packets |
| キーワード(5)（和/英） | FPGA / Field programmable gate array |
| 第 1 著者 氏名（和/英） | 原井 洋明 / Hiroaki HARAI |
| 第 1 著者 所属（和/英） | 独立行政法人通信総合研究所情報通信部門 Communications Research Laboratory |
| 第 2 著者 氏名（和/英） | 村田 正幸 / Masayuki MURATA |
| 第 2 著者 所属（和/英） | 大阪大学サイバーメディアセンター Osaka University |
| 発表年月日 | 2003/8/26 |
| 資料番号 | PN2003-7 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 281 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |