| 講演名 | 2003/2/28 ファイバ遅延線バッファを備えたフォトニックパケットスイッチにおけるパケットスケジューリングアルゴリズム(セッション10) 山口 貴詩, 馬場 健一, 村田 正幸, 北山 研一, |
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| 抄録(和) | 本論文では、フォトニックパケットスイッチとして、ファイバ遅延線バッファを備え共有バッファとして利用するアーキテクチャを対象とし、提案するパケットスケジューリングアルゴリズムを適用した場合の性能を明らかにしている。共有バッファ型スイッチでは負荷が高い場合にその性能が大きく低下することから、その間題を解決するために、パケット間空き領域低減手法を提案した。その結果、高負荷時においても安定した性能を示すことを明らかにした。次に、パケットスケジューリングアルゴリズムのハードウェアでの実現性を考慮した上で、その動作シミュレーションを行うことにより、処理遅延時間の観点からその評価を行った。その結果、スケジューリングの際に扱う波長数が処理遅延時間に大きな影響を与えることを明らかにした。 |
| 抄録(英) | In this paper, we evaluate the performance of the photonic packet switch architecture to which packet scheduling algorithms is applied with fiber delay line buffers which function as the shared buffer. Since, in a shared buffer type switch, a void space introduces unacceptable performance degradation when high traffic load conditions, we propose a void space reduction method to resolve the problem. Our simulation results show that our proposed method achieves the stable performance in the shared buffer type switch under high traffic load conditions. Next, we consider the feasible design of the architecture for the algorithms with a PLD design software, and we discuss the feasibility of the algorithms from the viewpoint of the processing delay time. Through the simulation experiments, we found that the number of wavelengths in the switch greatly influenced the processing delay time. |
| キーワード(和) | WDM / フォトニックパケットスイッチ / FDLバッファ / パケットスケジューリングアルゴリズム / ハードウェア実現性 |
| キーワード(英) | WDM / Photonic Packet Switch / FDL Buffer / Packet Scheduling Algorithm / Hardware Feasibility |
| 資料番号 | NS2002-309,IN2002-282 |
| 発行日 |
| 研究会情報 | |
| 研究会 | NS |
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| 開催期間 | 2003/2/28(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Network Systems(NS) |
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| 本文の言語 | ENG |
| タイトル（和） | ファイバ遅延線バッファを備えたフォトニックパケットスイッチにおけるパケットスケジューリングアルゴリズム(セッション10) |
| サブタイトル（和） | |
| タイトル（英） | On Packet Scheduling Algorithm for WDM-based Photonic Packet Switch with Fiber Delay Line Buffers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | WDM / WDM |
| キーワード(2)（和/英） | フォトニックパケットスイッチ / Photonic Packet Switch |
| キーワード(3)（和/英） | FDLバッファ / FDL Buffer |
| キーワード(4)（和/英） | パケットスケジューリングアルゴリズム / Packet Scheduling Algorithm |
| キーワード(5)（和/英） | ハードウェア実現性 / Hardware Feasibility |
| 第 1 著者 氏名（和/英） | 山口 貴詩 / Takashi YAMAGUCHI |
| 第 1 著者 所属（和/英） | 大阪大学大学院基礎工学研究科 Graduate School of Engineering Science, Osaka University |
| 第 2 著者 氏名（和/英） | 馬場 健一 / Ken-ichi BABA |
| 第 2 著者 所属（和/英） | 大阪大学サイバーメディアセンター Cybermedia Center, Osaka University |
| 第 3 著者 氏名（和/英） | 村田 正幸 / Masayuki MURATA |
| 第 3 著者 所属（和/英） | 大阪大学サイバーメディアセンター Cybermedia Center, Osaka University |
| 第 4 著者 氏名（和/英） | 北山 研一 / Ken-ichi KITAYAMA |
| 第 4 著者 所属（和/英） | 大阪大学大学院工学研究科 Graduate School of Engineering, Osaka University |
| 発表年月日 | 2003/2/28 |
| 資料番号 | NS2002-309,IN2002-282 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 692 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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