| 講演名 | 2005/5/12 コンテクストを考慮したparallel prefix adder合成手法(システムLSI設計及び一般) 松永 多苗子, 松永 裕介, |
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| 抄録(和) | 加算器は, 算術演算の中でも最も頻繁に使用される基本的な演算器であり, 性能の高い回路を実現するためには, 加算器の高速化は重要な課題である.本稿では, 加算器のモジュールジェネレータにおいて, その加算器をインスタンス化する際の, 各オペランドのビット幅やタイミング制約等, それぞれのコンテクストを考慮して, それらに適した構造をもつparallel prefix adderを合成する手法を示す.実験結果により, コンテクストを考慮しない場合に比べて10%程度高速化が可能であることを示すとともに, より品質をあげるための課題について考察する. |
| 抄録(英) | Binary addition is the most fundamental arithmetic operation, and design of high-quality adders is an important issue to achieve high-performance circuits. In this paper, an approach for context-oriented synthesis of parallel prefix adders is proposed in module generator. Context means the environment where each adder is instantiated in the whole circuit and includes input timing constraint for each bit and bit width of each input operand. Experimental results show that context-oriented approach achieves up to 10% smaller output delay. Issues are also discussed to improve performance more. |
| キーワード(和) | モジュールジェネレータ / 演算器合成 / 論理合成 |
| キーワード(英) | module generator / parallel prefix adder / arithmetic synthesis / logic synthesis |
| 資料番号 | VLD2005-2 |
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| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2005/5/12(から1日開催) |
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| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | コンテクストを考慮したparallel prefix adder合成手法(システムLSI設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | An Approach for Context-Oriented Synthesis of Parallel Prefix Adder |
| サブタイトル（和） | |
| キーワード(1)（和/英） | モジュールジェネレータ / module generator |
| キーワード(2)（和/英） | 演算器合成 / parallel prefix adder |
| キーワード(3)（和/英） | 論理合成 / arithmetic synthesis |
| 第 1 著者 氏名（和/英） | 松永 多苗子 / Taeko MATSUNAGA |
| 第 1 著者 所属（和/英） | 福岡県産業・科学技術振興財団福岡知的クラスター研究所 FLEETS |
| 第 2 著者 氏名（和/英） | 松永 裕介 / Yusuke MATSUNAGA |
| 第 2 著者 所属（和/英） | 九州大学大学院システム情報科学研究院 Kyushu University |
| 発表年月日 | 2005/5/12 |
| 資料番号 | VLD2005-2 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 57 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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