| 講演名 | 2005/3/4 抵抗比型制御による新統合 BiCMOS インバータで駆動した高速ドミノ CMOS 全加算器(論理設計-3, システムオンシリコン設計技術並びにこれを活用した VLSI) 玉置 文晶, 松浦 圭, 秋濃 俊郎, |
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| 抄録(和) | 我々は、SOI基板上の部分空乏型CMOSインバータに対して新しい混成動作モードを提案し、その設計と回路シミュレーションを実施してきた[1]。このインバータでは、4端子のn{p}チャネルMOSFETが3端子のゲート端子を持つラティラルnpn{pnp}BJTを内存している。電流源として通常の基板接続のプルアップ或いはプルダウンのMOSFETを用いて、そのインバータのベース端子へ順方向電流を供給する。ここで、プルアップ或いはプルダウンのドレイン端子は対応するインバータのベース端子へ接続している。この混成モードの統合している新しいインバータを新統合BiCMOSインバータと名づけた。また、通常の基板接続の異なった抵抗比を持つ二つのCMOSインバータの出力信号を使って、プルアップ或いはプルダウンのゲート端子を制御する論理回路の仕組みを提案した。ここでは、統合BiCMOSの相補的MOSFETの電流能力がほぼ等しくなるように、チャネル幅がWp/Wn=2である場合を調べた。本稿では、逆に、二つの相補的BJTの電流能力をほぼ等しくした場合に、回路性能が如何に改善されるかを調べる。0.35μmCMOSプロセスの実測値に合わせたBSIM3v3と、電流増幅率β_F=100のBJTのモデル・パラメータを使用して回路シミュレーション実験を行う。負荷容量Cl=0.2361pFで電源電圧Vdd=1.0Vの場合、最終段の駆動でWp/Wn=1とした抵抗比型制御の統合BiCMOSインバータを使ったドミノCMOS全加算器は、ロジカル・エフォート[2]に基づいた3段CMOSインバータで駆動したスタティックCMOS全加算器に比べ、約64%高速で、約12%だけ高いエネルギーとなった。 |
| 抄録(英) | We proposed a new operation mode for a partially depleted CMOS inverter on SOI, and designed and simulated a hybrid lateral BJT-CMOS inverter circuit [1]. The scheme utilizes the gated lateral npn {pnp} BJT inherent of n {p}-channel MOSFET. Forward current is applied to the base terminal of the channel MOSFETs, with pull-up or pull-down MOSFET having normal substrates as current sources, where each drain terminal is connected to the corresponding base terminal of the inverter. We called this hybrid device as a new Unified(U)-BiCMOS inverter. A logic scheme is also proposed to control the gates of the pull-up or pull-down MOSFETs in switching states using output signals made from two normal substrate CMOS inverters with different resistance ratios. Here, we designed the U-BiCMOS inverter with the nearly same current capabilities for two complementary MOSFETs having the channel widths as Wp/Wn=2. In this paper, we investigate a circuit performance of the U-BiCMOS inverter with the nearly same current capabilities for two complementary BJTs. Circuit simulation using 0.35μm BSIM3v3 model parameters for MOSFETs and a current gain of β_F=100 for BJTs, the speed and energy consumption of Domino CMOS full adder driven by the U-BiCMOS inverter with Wp/Wn=1 are shown to be nearly 64% faster and 12% higher than those of 3-stage CMOS inverter designed on the basis of logical effort [2] for driving a load capacitance of 0.2361pF at Vdd=1.0V. |
| キーワード(和) | 部分空乏型 / 統合BiCMOS / ロジカル・エフォート |
| キーワード(英) | SOI / partially depleted / CMOS / BJT / MOSFET / BiCMOS / new Unified (U)-BiCMOS / logical effort |
| 資料番号 | VLD2004-147,ICD2004-243 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2005/3/4(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 抵抗比型制御による新統合 BiCMOS インバータで駆動した高速ドミノ CMOS 全加算器(論理設計-3, システムオンシリコン設計技術並びにこれを活用した VLSI) |
| サブタイトル（和） | |
| タイトル（英） | A High-Speed Domino CMOS Full Adder Driven by a New Unified-BiCMOS Inverter with Resistor-Ratio Type Control Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 部分空乏型 / SOI |
| キーワード(2)（和/英） | 統合BiCMOS / partially depleted |
| キーワード(3)（和/英） | ロジカル・エフォート / CMOS |
| 第 1 著者 氏名（和/英） | 玉置 文晶 / Fumiaki Tamaki |
| 第 1 著者 所属（和/英） | 近畿大学大学院生物理工学研究科 Program in Electronic System and Information Engineering, The Graduate School of Biology-Oriented Science and Technology, Kinki University |
| 第 2 著者 氏名（和/英） | 松浦 圭 / Kei Matsuura |
| 第 2 著者 所属（和/英） | 近畿大学大学院生物理工学研究科 Program in Electronic System and Information Engineering, The Graduate School of Biology-Oriented Science and Technology, Kinki University |
| 第 3 著者 氏名（和/英） | 秋濃 俊郎 / Toshiro Akino |
| 第 3 著者 所属（和/英） | 近畿大学大学院生物理工学研究科 Program in Electronic System and Information Engineering, The Graduate School of Biology-Oriented Science and Technology, Kinki University |
| 発表年月日 | 2005/3/4 |
| 資料番号 | VLD2004-147,ICD2004-243 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 709 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |