| 講演名 | 2005/3/3 180-nm CMOS クロックドライバの低電力化と高速化(低消費 LSI-1, システムオンシリコン設計技術並びにこれを活用した VLSI) 永山 卓, 榎本 忠儀, |
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| 抄録(和) | CMOSクロック回路の動作時消費電力(P_t)と信号遅延時間(t_d)を最小化する方法を提案する.解析にあたり、プレ回路段、駆動回路段、負荷回路段の3段で構成されるクロック回路を180-nm CMOS技術で設計・試作した.プレ回路段、駆動回路段、負荷回路段はそれぞれ1個、m個のインバータ、N個のディレイフリップフロップ(DFF)で構成されている.SPICE解析結果と実測結果より、P_tは、mが増加すると、最初は急激に減少し、最小となり、次に緩やかに増加する性質があり、mがおおよそN^<1/2> |
| 抄録(英) | A technique that can minimize both an active power dissipation (P_t) and a delay time (t_ |
| キーワード(和) | 消費電力 / クロックツリー / 遅延時間 / 最小化 / 立ち上がり時間 |
| キーワード(英) | CMOS / power dissipation / short-circuit current / delay-time / rise time |
| 資料番号 | VLD2004-128,ICD2004-224 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2005/3/3(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 180-nm CMOS クロックドライバの低電力化と高速化(低消費 LSI-1, システムオンシリコン設計技術並びにこれを活用した VLSI) |
| サブタイトル（和） | |
| タイトル（英） | Low-Power High-Speed 180-nm CMOS Clock Driver |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 消費電力 / CMOS |
| キーワード(2)（和/英） | クロックツリー / power dissipation |
| キーワード(3)（和/英） | 遅延時間 / short-circuit current |
| キーワード(4)（和/英） | 最小化 / delay-time |
| キーワード(5)（和/英） | 立ち上がり時間 / rise time |
| 第 1 著者 氏名（和/英） | 永山 卓 / Suguru Nagayama |
| 第 1 著者 所属（和/英） | 中央大学大学院理工学研究科 Graduate School of Science and Engineering, Chuo University |
| 第 2 著者 氏名（和/英） | 榎本 忠儀 / Tadayoshi Enomoto |
| 第 2 著者 所属（和/英） | 中央大学大学院理工学研究科 Graduate School of Science and Engineering, Chuo University |
| 発表年月日 | 2005/3/3 |
| 資料番号 | VLD2004-128,ICD2004-224 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 708 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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