講演名 | 2005/3/3 FIR フィルタの LUT カスケードによる実現について(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI) 笹尾 勤, 井口 幸洋, 鈴木 隆広, |
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抄録(和) | 本論文では, FIRフィルタのビット分散演算を表す関数として, n入力q出力DA関数を定義する.次に, DA関数をk入力q出力のセルを用いたLUTカスケードで実現する場合(1).単一のROMで実現する場合に比べ必要メモリ量を大幅に削減できる;(2).LUTカスケードのセル数は高々⌈(n-k-1)/(k-q)⌉+2である;(3).LUTカスケードのメモリの総ビット数は, 高々(⌈(n-k-1)/(k-q)⌉+2)2^kqである;(4).LUTカスケードの構造は, 量子化ビット数q, タップ数N, セルの入力数kに大きく依存する;ことを示す. |
抄録(英) | This paper first defines the n-input q-output DA function, which denotes the distributed arithmetic for a finite impulse response (FIR) filter. It shows a method to realize the DA function by using k-input q-output cells. The experimental results show that LUT cascade realizations require much smaller memory than the single ROM realization of the DA function. |
キーワード(和) | ディジタルフィルタ / ビット分散演算 / LUTカスケード / 関数分解 / 二分決定グラフ |
キーワード(英) | Digital filter / Distributed arithmetic / LUT cascade / Functional decomposition / Binary decision diagram / FPGA |
資料番号 | VLD2004-126,ICD2004-222 |
発行日 |
研究会情報 | |
研究会 | VLD |
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開催期間 | 2005/3/3(から1日開催) |
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講演論文情報詳細 | |
申込み研究会 | VLSI Design Technologies (VLD) |
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本文の言語 | JPN |
タイトル(和) | FIR フィルタの LUT カスケードによる実現について(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI) |
サブタイトル(和) | |
タイトル(英) | LUT Cascade Realization of FIR Filter |
サブタイトル(和) | |
キーワード(1)(和/英) | ディジタルフィルタ / Digital filter |
キーワード(2)(和/英) | ビット分散演算 / Distributed arithmetic |
キーワード(3)(和/英) | LUTカスケード / LUT cascade |
キーワード(4)(和/英) | 関数分解 / Functional decomposition |
キーワード(5)(和/英) | 二分決定グラフ / Binary decision diagram |
第 1 著者 氏名(和/英) | 笹尾 勤 / Tsutomu SASAO |
第 1 著者 所属(和/英) | 九州工業大学情報工学部電子情報工学科 Department of Computer Science and Electronics, Kyushu Institute of Technology |
第 2 著者 氏名(和/英) | 井口 幸洋 / Yukihiro IGUCHI |
第 2 著者 所属(和/英) | 明治大学理工学部情報科学科 Department of Computer Science, Meiji University |
第 3 著者 氏名(和/英) | 鈴木 隆広 / Takahiro SUZUKI |
第 3 著者 所属(和/英) | 明治大学大学院理工学研究科 Department of Computer Science, Meiji University |
発表年月日 | 2005/3/3 |
資料番号 | VLD2004-126,ICD2004-222 |
巻番号(vol) | vol.104 |
号番号(no) | 708 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |