| 講演名 | 2005-01-25 IP再利用を容易化する検証IPとアサーション : 検証IPとSTARCにおける取り組み(設計・検証, FRGAとその応用及び一般) 今井 正紀, |
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| 抄録(和) | 複雑化するSoCと製品サイクルの縮小に対応するため設計生産性向上への要求が増大している。IP再利用がその解決には必須である。結果として、SoCにおけるIPの搭載率の向上が益々見られるようになっている。ここで搭載されるIPには内製IPとともに3rdパーティからの調達IPがあり、しばしば特に調達IPの機能品質の問題が指摘されており、IP再利用における阻害要因になっている。つまりIP再利用の容易化を図るには先ず検証品質、効率向上により設計-検証間ギャップを埋める必要がある。それに向けてはIP品質の向上に繋がる標準化が必要であり、STARCではアサーションチェッカーを含む検証IPに関するガイドライン策定などの取り組みを行っている。それらについて概要を紹介する。 |
| 抄録(英) | Growing complexity of SoC's and reducing life cycle time of electronic products both are demanding higher design productivity. IP reuse is an absolute must for its solution. Consequently, the growing number of IP cores tend to be integrated into a single chip to improve the productivity. As well known, integrated IP cores include 3^ |
| キーワード(和) | アサーション / 検証 / 検証IP / テストベンチ / IP品質 / デリバラブルズ |
| キーワード(英) | Assertion / Verification / Verification IP / Testbench / HVL / IP quality / deliverables |
| 資料番号 | VLD2004-103,CPSY2004-69 |
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| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2005/1/18(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | IP再利用を容易化する検証IPとアサーション : 検証IPとSTARCにおける取り組み(設計・検証, FRGAとその応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Verification IP and Assertion for IP-Reuse promotion : Verification IP and the related activities in STARC |
| サブタイトル（和） | |
| キーワード(1)（和/英） | アサーション / Assertion |
| キーワード(2)（和/英） | 検証 / Verification |
| キーワード(3)（和/英） | 検証IP / Verification IP |
| キーワード(4)（和/英） | テストベンチ / Testbench |
| キーワード(5)（和/英） | IP品質 / HVL |
| キーワード(6)（和/英） | デリバラブルズ / IP quality |
| 第 1 著者 氏名（和/英） | 今井 正紀 / Masanori Imai |
| 第 1 著者 所属（和/英） | 株式会社半導体理工学研究センター(STARC) IP Reuse Group, Design Technology Development Dept. STARC |
| 発表年月日 | 2005-01-25 |
| 資料番号 | VLD2004-103,CPSY2004-69 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 589 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
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