| 講演名 | 2004/11/25 スキャン極性調節とピンポイントテスト変換によるテスト圧縮(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) 土井 康稔, 梶原 誠司, 温 暁青, /, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 本論文では,ランレングス符号化のテストデータ量削減効率を向上させるテストコンプレッション手法を提案する.提案手法は,スキャン極性調節とピンポイントテストバターン変換で構成される.スキャン極性調節では,フルスキャン回路に対する与えられたテスト集合に対して,テストパターン中のいくつかのスキャンセルの論理値を選択的に反転する.これはスキャンセルの否定出力Q^^-を次のスキャンセルに連結することで実現することができる.ピンポイントテストパターン変換は,テストパターン中の指定した論理値1のビットを0に反転する.これらの手法では,反転するスキャンセルやビットを決定するためにgain-penalty表を用いる.ベンチマーク由路に対する実験結果では,提案手法によりテストデータ量を36%に削減でき,スキャンテスト時のスイッチングアクティビティも削減することができた. |
| 抄録(英) | This paper presents a test compression method that effectively derives the capability of a run-length based encoding. The method is based on scan polarity adjustment and pinpoint test relaxation. Given a test set for a full scan circuit, scan polarity adjustment selectively flips values of some scan sells in test patterns. It can be realized by changing connections between two scan cells such that the inverted output of a scan cell Q^^- is connected to the next scan cell. Pinpoint test relaxation flips some specified Is in the test patterns to Os. Both techniques are applied with referring to the gain-penalty table to determine scan cells or bits to be flipped. Experimental results for ISCAS'89 benchmark circuits show, that the proposed method could reduce test data volume by 36%, and could reduce switching activities (i.e. test power) during scan testing too. |
| キーワード(和) | ランレングス符号 / テストパターン変換 / ゲーテッドスキャンチェーン |
| キーワード(英) | run-length codes / test relaxation / gated scan chain |
| 資料番号 | VLD2004-78,ICD2004-164,DC2004-64 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 2004/11/25(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | スキャン極性調節とピンポイントテスト変換によるテスト圧縮(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Test compression for scan circuits using scan polarity adjustment and pinpoint test relaxation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ランレングス符号 / run-length codes |
| キーワード(2)（和/英） | テストパターン変換 / test relaxation |
| キーワード(3)（和/英） | ゲーテッドスキャンチェーン / gated scan chain |
| 第 1 著者 氏名（和/英） | 土井 康稔 / Yasumi DOI |
| 第 1 著者 所属（和/英） | 九州工業大学 Kyushu Institute of Technology |
| 第 2 著者 氏名（和/英） | 梶原 誠司 / Seiji KAJIHARA |
| 第 2 著者 所属（和/英） | 九州工業大学 Kyushu Institute of Technology |
| 第 3 著者 氏名（和/英） | 温 暁青 / LI Lei / |
| 第 3 著者 所属（和/英） | 九州工業大学 Kyushu Institute of Technology |
| 第 4 著者 氏名（和/英） | / / Krishnendu CHAKRABARTY |
| 第 4 著者 所属（和/英） | デューク大学 Duke University |
| 発表年月日 | 2004/11/25 |
| 資料番号 | VLD2004-78,ICD2004-164,DC2004-64 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 478 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |