| 講演名 | 2004/11/25 レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) 藤本 佳照, 四柳 浩之, 橋爪 正樹, 為貞 建臣, |
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| 抄録(和) | 本論文では,CADによるレイアウト情報を用いた故障候補エリアの抽出について述べる.集積度の高い回路においては,ブリッジ故障が2線間のみならず複数信号線に影響をもたらす可能性がある.本研究では,2信号線間のブリッジ故障と3信号線間のブリッジ故障を仮定し,その故障候補エリアの抽出法を提案する.本手法では,信号線間の距離が,ある一定間隔内である信号線の組をブリッジ故障候補とし,その間隔内に存在する3つの信号線の組を複数信号線間ブリッジ故障候補として抽出する.CADツールより得られるレイアウト情報から,2信号線間および,3信号線間のブリッジ故障候補エリアの抽出を行う手法について提案し,ベンチマーク回路に対するブリッジ故障候補エリア抽出実験から得られた故障候補エリア数とゲートレベルにて仮定される2線間のブリッジ故障数との比較結果を示す. |
| 抄録(英) | In this paper, we present a method for extracting fault candidate areas using layout information obtained by CAD. In highly-integrated circuits, a bridging fault may affect not only between two signal lines, but also among multiple signal lines. In this work, we propose a procesure for extracting fault candidate areas of bridging faults between two lines and bridging faults among three lines. The procedure extracts pairs of signal lines whose distance is within the given distance and identifies them as the fault candidate of a bridging fault, and also extracts groups of three signal lines within the given distance and identifies them as the fault candidate of a multinode bridging fault. The procedure that utilizes a layout information obtained from CAD tools to extract fault candidate areas of bridging faults among two or three lines is shown. The experimental results for benchmark circuits are shown for the comparison between the number of the fault candidate areas obtained by the proposed method and the number of the bridging faults between two lines assumed from gate-level. |
| キーワード(和) | ブリッジ故障 / レイアウト情報 / CAD / 多重ブリッジ |
| キーワード(英) | bridging faults / layout information / CAD / multi-node bridge |
| 資料番号 | VLD2004-74,ICD2004-160,DC2004-60 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/11/25(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Extraction of Fault Candidate Areas with Layout Information |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ブリッジ故障 / bridging faults |
| キーワード(2)（和/英） | レイアウト情報 / layout information |
| キーワード(3)（和/英） | CAD / CAD |
| キーワード(4)（和/英） | 多重ブリッジ / multi-node bridge |
| 第 1 著者 氏名（和/英） | 藤本 佳照 / Yoshiteru FUJIMOTO |
| 第 1 著者 所属（和/英） | 徳島大学大学工学部 Faculty of Engineering, Univ. of Tokushima |
| 第 2 著者 氏名（和/英） | 四柳 浩之 / Hiroyuki YOTSUYANAGI |
| 第 2 著者 所属（和/英） | 徳島大学大学工学部 Faculty of Engineering, Univ. of Tokushima |
| 第 3 著者 氏名（和/英） | 橋爪 正樹 / Masaki HASHIZUME |
| 第 3 著者 所属（和/英） | 徳島大学大学工学部 Faculty of Engineering, Univ. of Tokushima |
| 第 4 著者 氏名（和/英） | 為貞 建臣 / Takeomi TAMESADA |
| 第 4 著者 所属（和/英） | 徳島大学大学工学部 Faculty of Engineering, Univ. of Tokushima |
| 発表年月日 | 2004/11/25 |
| 資料番号 | VLD2004-74,ICD2004-160,DC2004-60 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 478 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |