| 講演名 | 2004/11/25 ビット幅調整機能を用いたデータパスのテスト容易化設計法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) 村田 優, 大竹 哲史, 藤原 秀雄, |
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| 抄録(和) | 本稿では,ビット幅不均一レジスタ転送レベルデータパスを対象とした完全故障検出効率を保証するテスト容易化設計法を提案する.提案するテスト容易化設計法は,ビット幅の均一なデータパスに対して提案された直交スキャン設計を拡張したもので,組合せ回路用テスト生成ツールによるテスト生成を可能としている.実験結果より提案手法は,組合せ回路用テスト生成を利用する従来法の完全スキャン設計法に比べ,ハードウェアオーバーヘッドが小さく,テスト実行時間が短い.さらに,本稿で提案するビット幅調整機能は,ビット幅の均一なデータパスに対して提案された階層テストに基づく手法をビット幅の不均一なデータバスに対しても適用可能にするものである. |
| 抄録(英) | In this paper, we propose a method of design-for-testability(DFT) which guarantees complete fault efficiency for register-transfer level data paths with irregular bit width. The proposed DFT method is an extension of the orthogonal scan method which was proposed for data paths with even bit width. The proposed method employs a combinational automatic test pattern generation(ATPG) tool. From the experimental results, the hardware overhead of the proposed method is smaller than that of full scan design which is a typical technique and allows combinational ATPG. The test application time of the proposed method is also shorter than that of full scan design. Moreover, the bit-match function proposed in this paper makes a method based on hierarchical testing for data paths with even bit width applicable to data paths with irregullar bit width. |
| キーワード(和) | レジスタ転送レベル / テスト容易化設計 / ビット幅不均一データパス / ビット幅調整機能 / 完全故障検出効率 |
| キーワード(英) | Register-transfer level / design for testability / data paths with irregular bit-width / bit-match function / complete fault efficiency |
| 資料番号 | VLD2004-72,ICD2004-158,DC2004-58 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/11/25(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ビット幅調整機能を用いたデータパスのテスト容易化設計法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | A method of DFT for data paths using bit-match function |
| サブタイトル（和） | |
| キーワード(1)（和/英） | レジスタ転送レベル / Register-transfer level |
| キーワード(2)（和/英） | テスト容易化設計 / design for testability |
| キーワード(3)（和/英） | ビット幅不均一データパス / data paths with irregular bit-width |
| キーワード(4)（和/英） | ビット幅調整機能 / bit-match function |
| キーワード(5)（和/英） | 完全故障検出効率 / complete fault efficiency |
| 第 1 著者 氏名（和/英） | 村田 優 / Yuu MURATA |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 大竹 哲史 / Satoshi OHTAKE |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 藤原 秀雄 / Hideo FUJIWARA |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Nara Institute of Science and Technology |
| 発表年月日 | 2004/11/25 |
| 資料番号 | VLD2004-72,ICD2004-158,DC2004-58 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 478 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |