| 講演名 | 2004/11/25 高速トランジスタ配置を用いたセル内寄生見積もり手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) 吉田 浩章, /, 池田 誠, 浅田 邦博, |
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| 抄録(和) | 最近我々は回路のトポロジ解析に基づいたセル内の寄生見積もり手法を提案した.この手法は簡単なスタンダードセルに対しては有効であることが示されているが,特に複雑なセルに対してはその精度は十分ではない.また簡単なセルに対しても,高い精度を得るためには慎重な校正が必要となっている.これらの問題を解決するため,本論文では非常に高速なトランジスタ配置手法を用いることによって,校正を行うことなく,複雑なセルに対しても正確な寄生見積もりを可能とする手法を提案する.最後に提案手法の例題に対する計算機実験の結果を示し,本手法の妥当性を示す. |
| 抄録(英) | Recently we proposed a pre-layout estimation method of intra-cell parasitics based on topology analysis. Although the paper showed that the parasitics inside simple cells could be estimated very accurately, it performs a poor estimation on complex cells. Additionally, even for such simple cells, it requires a deliberate calibration to obtain accurate estimates. To overcome these drawbacks, this paper proposes a new estimation method based on a fast transistor-level placement algorithm. Our experiment on an industrial standard cell library demonstrates the validity of the new method. |
| キーワード(和) | スタンダードセル / セル内寄生見積もり / トランジスタ配置 / トランジスタレベル最適化 |
| キーワード(英) | Standark cells / intra-cell parasitic estimation / transistor placement / transistor-level optimization |
| 資料番号 | VLD2004-62,ICD2004-148,DC2004-48 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/11/25(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高速トランジスタ配置を用いたセル内寄生見積もり手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Accurate Pre-layout Estimation of Intra-cell Parasitics Using Fast Transistor-level Placement |
| サブタイトル（和） | |
| キーワード(1)（和/英） | スタンダードセル / Standark cells |
| キーワード(2)（和/英） | セル内寄生見積もり / intra-cell parasitic estimation |
| キーワード(3)（和/英） | トランジスタ配置 / transistor placement |
| キーワード(4)（和/英） | トランジスタレベル最適化 / transistor-level optimization |
| 第 1 著者 氏名（和/英） | 吉田 浩章 / Hiroaki YOSHIDA |
| 第 1 著者 所属（和/英） | 東京大学大学院工学系研究科電子工学専攻 Department of Electronic Engineering, University of Tokyo |
| 第 2 著者 氏名（和/英） | / / Kaushik DE |
| 第 2 著者 所属（和/英） | / Zenasis Technologies, Inc. |
| 第 3 著者 氏名（和/英） | 池田 誠 / Vamsi BOPPANA |
| 第 3 著者 所属（和/英） | 東京大学大規模集積システム設計教育研究センター(VDEC) Zenasis Technologies, Inc. |
| 第 4 著者 氏名（和/英） | 浅田 邦博 / Makoto IKEDA |
| 第 4 著者 所属（和/英） | 東京大学大規模集積システム設計教育研究センター(VDEC) VLSI Design and Education Center(VDEC), University of Tokyo |
| 発表年月日 | 2004/11/25 |
| 資料番号 | VLD2004-62,ICD2004-148,DC2004-48 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 478 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |