| 講演名 | 2004/11/24 A Cost-effective Technique to Mitigate Soft Errors in Logic Circuits , |
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| 抄録(和) | |
| 抄録(英) | The soft error rates (SER) in logic circuits increase quickly as devices scale. Existing techniques to mitigate soft errors hi logic circuits often incur large overheads. In this work, we propose a 'lightweight' technique that detects soft errors in logic circuits, utilizing the concept of temporal sampling. The technique adds some modifications to the conventional pipeline to allow data to be sampled twice in time and compared for integrity. The area, power, and tuning overheads of modifying a 32-bit multiplier to support the technique are respectively 19.3%, 7.6%, and 6.4%. Comparing to existing soft error detection circuit techniques, our technique incurs lower overheads. The technique is also applicable in scaled process technologies. |
| キーワード(和) | |
| キーワード(英) | Soft error / SER / logic circuit / pipeline / flip flop |
| 資料番号 | VLD2004-54,ICD2004-140,DC2004-40 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/11/24(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | A Cost-effective Technique to Mitigate Soft Errors in Logic Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Soft error |
| 第 1 著者 氏名（和/英） | / Luong D. HUNG |
| 第 1 著者 所属（和/英） | Graduate School of Information Science and Technology, The University of Tokyo |
| 発表年月日 | 2004/11/24 |
| 資料番号 | VLD2004-54,ICD2004-140,DC2004-40 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 477 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |