| 講演名 | 2004/11/24 非対称な信号遷移を用いた高速論理回路方式(回路設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) 森本 薫夫, 永田 真, 瀧 和男, |
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| 抄録(和) | ASDDL(Asymmetric Slope Differential Dynamic Logic)とASD-CMOS (Asymmetric Slope Differential CMOS)は信号の立上り遷移と立下がり遷移に要する時間を意図的に非対称とすることで高速化を図った二線式論理回路である. ASDDLはダイナミック回路,ASD-CMOSはスタティック回路であり,クロック信号を用いずに回路のプリチャージを制御するため,従来のダイナミック回路よりも小面積,低消費電力を実現できる.0.18-μmプロセスによるシミュレーション結果では,ASDDLとASD-CMOS乗算器の遅延時間はそれぞれ1.82nsec,1.78nsecであり,CMOSよりも高速動作が可能なダイナミック回路であるDCVS-DOMINOに比べて96%,94%であった.また,面積はDCVS-DOMINOの92%,97%となり,それにより消費電力はそれぞれ20%,2%削減した.さらに0.13-μmプロセスで試作したテストチップでは,電源電圧1.2VでのASD-CMOS乗算器の遅延時間は1.57nsecであり,正常な動作を確認することができた. |
| 抄録(英) | Differential logic circuits with asymmetric signal transition surpass the highest speed that conventional CMOS logic circuits can achieve, resulting from deeply shortened rise time along with reasonably slowed fall time. ASD-CMOS (Asymmetric Slope Differential CMOS) is a static logic and ASDDL (Asymmetric Slope Differential Dynamic Logic) is a dynamic logic without per-gate synchronous clock signal, each of which needs two-phase operation as well as differential signaling. ASDDL/ASD-CMOS achieves smaller area and lower power than conventional dynamic circuits. ASDDL and ASD-CMOS 16-bit multipliers in a 0.18-μm CMOS technology demonstrates 1.82 nsec and 1.78 nsec, which corresponds to 96% and 94% of DCVS-DOMINO, respectively. The area was 92% and 97% of that in DCVS-DOMINO implementation, and the power consumption reduces to 20% and 2%, respectively. A prototype ASD-CMOS 16-bit multiplier with built-in test circuitry fabricated in a 0.13-μm CMOS technology operates with the delay time of 1.57 nsec at 1.2 V. |
| キーワード(和) | ASDDL / ASD-CMOS / 非対称な信号遷移 / 二線式論理回路 / 差動型論理回路 / 高速動作 |
| キーワード(英) | ASDDL / ASD-CMOS / asymmetric slope / differential logic / high speed |
| 資料番号 | VLD2004-53,ICD2004-139,DC2004-39 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/11/24(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 非対称な信号遷移を用いた高速論理回路方式(回路設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | High-Speed Logic Circuit Technology with Asymmetric Slope Transition |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ASDDL / ASDDL |
| キーワード(2)（和/英） | ASD-CMOS / ASD-CMOS |
| キーワード(3)（和/英） | 非対称な信号遷移 / asymmetric slope |
| キーワード(4)（和/英） | 二線式論理回路 / differential logic |
| キーワード(5)（和/英） | 差動型論理回路 / high speed |
| キーワード(6)（和/英） | 高速動作 |
| 第 1 著者 氏名（和/英） | 森本 薫夫 / Masao MORIMOTO |
| 第 1 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 2 著者 氏名（和/英） | 永田 真 / Makoto NAGATA |
| 第 2 著者 所属（和/英） | 神戸大学工学部情報知能工学科 Department of Computer and Systems Engineering, Kobe University |
| 第 3 著者 氏名（和/英） | 瀧 和男 / Kazuo TAKI |
| 第 3 著者 所属（和/英） | 神戸大学工学部情報知能工学科 Department of Computer and Systems Engineering, Kobe University |
| 発表年月日 | 2004/11/24 |
| 資料番号 | VLD2004-53,ICD2004-139,DC2004-39 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 477 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |