| 講演名 | 2005-04-15 バンク型多ポートメモリによる並列プロセッサ用キャッシュメモリの設計(新メモリ技術, メモリ応用技術, 一般) 上口 光, 朱 兆旻, 平川 泰, マタウシュ ハンス ユルゲン, 小出 哲士, 弘中 哲夫, 谷川 一哉, |
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| 抄録(和) | 近年, 計算機の高並列化への要求が高まるのに伴い, キャッシュに対して大容量と高バンド幅の両立が要求されている. 従来の多ポートメモリセル方式では, 面積がポート数の2乗に比例して増加するため, 容量とバンド幅の両立は非常に困難であった. そこで我々は, これまでに高バンド幅と高面積効率を同時に実現する階層型多バンクメモリアーキテクチャ(HMA : Hierarchical Multi-port memory Architechture)を提唱している. 本稿では, このHMAを用いた多ポートメモリの多層配線技術下における最適なフロアプランと, 同期型メモリのプリチャージ期間を利用したアクセスサイクル時間の短縮について議論する. 更に, 多ポートキャッシュの重要な適用例である多バンクメモリによる新しい統合キャッシュアーキテクチャの提案をしている. 0.18μm CMOS技術を用いて, 4ポート, データ容量16KByteの4命令スーパスカラプロセッサ用命令/データ統合型キャッシュの設計を行った結果, 3.4nsのサイクル時間, 250MHz動作時247mWの消費電力という結果が得られた. |
| 抄録(英) | In recent years, there has been a high demand for parallelism of computers. Large capacity and high bandwidth of the cache are needed for this purpose. We present a concept based on the Hierarchical Multi-port memory Architecture (HMA) with distributed crossbar, which offers both high bandwidth and small area consumption, to satisfy this demand and to furthermore unify data and instruction caches. A unified data/instruction cache design example for a 4-issue superscalar processor in a 0.18 μm CMOS technology with 5 metal layers is reported in addition. The design example has 4 ports, 16-KByte storage capacity and includes an optimum floor plan for many wiring metal layers. Simulated access-cycle time and power dissipation of the test chip are 3.4 ns and 247 mW at 250 MHz, respectively. |
| キーワード(和) | 多ポートメモリ / 多バンク / キャッシュ / 統合キャッシュ / スーパスカラプロセッサ / マイクロプロセッサ |
| キーワード(英) | multi-port memory / multi-bank / cache / unified cache / superscalar / microprocessor |
| 資料番号 | ICD2005-17 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2005/4/8(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | バンク型多ポートメモリによる並列プロセッサ用キャッシュメモリの設計(新メモリ技術, メモリ応用技術, 一般) |
| サブタイトル（和） | |
| タイトル（英） | Application of Bank-Based Multiport Memory to the Microprocessor Caches |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 多ポートメモリ / multi-port memory |
| キーワード(2)（和/英） | 多バンク / multi-bank |
| キーワード(3)（和/英） | キャッシュ / cache |
| キーワード(4)（和/英） | 統合キャッシュ / unified cache |
| キーワード(5)（和/英） | スーパスカラプロセッサ / superscalar |
| キーワード(6)（和/英） | マイクロプロセッサ / microprocessor |
| 第 1 著者 氏名（和/英） | 上口 光 / Koh JOHGUCHI |
| 第 1 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research Center for Nanodevices and Systems, Hiroshima University |
| 第 2 著者 氏名（和/英） | 朱 兆旻 / Zhaomin ZHU |
| 第 2 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research Center for Nanodevices and Systems, Hiroshima University |
| 第 3 著者 氏名（和/英） | 平川 泰 / Tai HIRAKAWA |
| 第 3 著者 所属（和/英） | 広島市立大学情報科学科 Faculty of Computer Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | マタウシュ ハンス ユルゲン / Hans Jurgen MATTAUSCH |
| 第 4 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research Center for Nanodevices and Systems, Hiroshima University |
| 第 5 著者 氏名（和/英） | 小出 哲士 / Tetsushi KOIDE |
| 第 5 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research Center for Nanodevices and Systems, Hiroshima University |
| 第 6 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 6 著者 所属（和/英） | 広島市立大学情報科学科 Faculty of Computer Sciences, Hiroshima City University |
| 第 7 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 7 著者 所属（和/英） | 広島市立大学情報科学科 Faculty of Computer Sciences, Hiroshima City University |
| 発表年月日 | 2005-04-15 |
| 資料番号 | ICD2005-17 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 2 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |