| 講演名 | 2005-04-14 ギガビット時代のDRAM設計における統計的手法導入の提案(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM) 関口 知紀, 秋山 悟, 梶谷 一彦, 半澤 悟, 竹村 理一郎, 河原 尊之, |
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| 抄録(和) | 今回提案するメモリーアレー協調設計手法では、複数のデバイスばらつきによる信号劣化を統計的に考慮してDRAMアレーのS/N解析を行う。モンテカルロ法によりチップ内の全メモリーセルに対して実効信号電圧を計算し、フェイルビット数を求める。これを指標としてメモリーアレーを定量的に評価することが可能になるとともに、不良ビットの要因を解析し、設計指針を得ることができる。一例として、100nmプロセスを用いた1Gb DRAMを評価し1.4Vで動作可能なことを示した。設計手法の妥当性を検証するために512Mb DRAMチップを用いてフェイルビット数のアレー電圧依存性を計算したところ、実験値とよく一致した。 |
| 抄録(英) | Concordant memory-array design incorporates device fluctuations statistically into signal-to-noise ratio analysis in DRAM. In this design, the effective signal voltage of all cells in a chip is calculated and failed bit count of the chip is estimated. The proposed technique gives us a quantitative evaluation of the memory array design, and analysis of the failed bit is also available. For a case-study, 1.4 V array operation of 100 nm - 1 Gb DRAM is assured. Calculated dependence of failed bit count on the array voltage is in good agreement with experimental results of the 512 Mbit DRAM chip. |
| キーワード(和) | メモリーアレー設計 / デバイスばらつき / スケーリング / モンテカルロ法 |
| キーワード(英) | Memory array design / fluctuation in device parameters / technology scaling / Monte-Carlo simulation |
| 資料番号 | ICD2005-8 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2005/4/7(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | ギガビット時代のDRAM設計における統計的手法導入の提案(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM) |
| サブタイトル（和） | |
| タイトル（英） | Statistical Integration in Multigigabit DRAM Design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | メモリーアレー設計 / Memory array design |
| キーワード(2)（和/英） | デバイスばらつき / fluctuation in device parameters |
| キーワード(3)（和/英） | スケーリング / technology scaling |
| キーワード(4)（和/英） | モンテカルロ法 / Monte-Carlo simulation |
| 第 1 著者 氏名（和/英） | 関口 知紀 / Tomonori Sekiguchi |
| 第 1 著者 所属（和/英） | 株式会社日立製作所 中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 第 2 著者 氏名（和/英） | 秋山 悟 / Satoru Akiyama |
| 第 2 著者 所属（和/英） | 株式会社日立製作所 中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 第 3 著者 氏名（和/英） | 梶谷 一彦 / Kazuhiko Kajigaya |
| 第 3 著者 所属（和/英） | エルピーダメモリ株式会社 Elpida Memory Inc. |
| 第 4 著者 氏名（和/英） | 半澤 悟 / Satoru Hanzawa |
| 第 4 著者 所属（和/英） | 株式会社日立製作所 中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 第 5 著者 氏名（和/英） | 竹村 理一郎 / Riichiro Takemura |
| 第 5 著者 所属（和/英） | 株式会社日立製作所 中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 第 6 著者 氏名（和/英） | 河原 尊之 / Takayuki Kawahara |
| 第 6 著者 所属（和/英） | 株式会社日立製作所 中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 発表年月日 | 2005-04-14 |
| 資料番号 | ICD2005-8 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | 1 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |