| 講演名 | 2004/11/25 単一端子変化遅延テストに基づくデータパスのテスト容易化設計(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) 吉川 祐樹, 大竹 哲史, 井上 美智子, 藤原 秀雄, |
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| 抄録(和) | 本稿では,階層遅延テスト生成に基づくデータパスの非スキャンテスト容易化設計法を提案する.提案手法では,データパスの全てのテスト対象パスが単一端子変化2パタン可検査性を満たすように設計変更を行う.これによりロバストテスト,ノンロバストテスト可能なパス遅延故障のテストを保証する.単一端子変化の2パタンは,組合せ部分回路に対して,1端子のみ2パタン目の値が変化するテストパタンである.単一端子変化の2パタンは,任意の2パタンに比べて,レジスタ転送レベルにおける制御経路の生成を容易にすることができる.その結果,提案手法は,階層2パタン可検査性を保証するテスト容易化設計法より小さい面積オーバヘッドを達成できる.更に,提案手法では,順序冗長なパスの一部をテスト不要なパスとし,テスト及びテスト容易化設計から除外することで,過剰テストの緩和,面積オーバヘッドの削減を行う. |
| 抄録(英) | This paper presents a non-scan design-for-testability(DFT) method based on single-port-change(SPC) delay fault testing for register-transfer level data paths. SPC two-pattern testability guarantees detection of robust and non-robust testable path delay faults. SPC two-pattern tests for combinational logic blocks can be generated by using a combinational test generation algorithm with constraints. Comparing to arbitrary two-pattern tests, it is easier to generate control paths for SPC two-pattern tests. As a result, proposed method can reduce hardware overhead compared to the previos DFT method for hirarchical two-pattern testability. Furthermore, in order to relax overtesting, we propose a method to find subset of sequentially redundant paths. |
| キーワード(和) | パス遅延故障 / 階層遅延テスト生成 / 非スキャンテスト容易化設計 / 単一端子変化2パタンテスト |
| キーワード(英) | path delay fault / hierarchical test generaiotn / non-scan DFT / single-port-change two-pattern test |
| 資料番号 | VLD2004-73,ICD2004-159,DC2004-59 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2004/11/25(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 単一端子変化遅延テストに基づくデータパスのテスト容易化設計(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Design for Testability Based on Single-Port-Change Delay Fault Testing for Data Paths |
| サブタイトル（和） | |
| キーワード(1)（和/英） | パス遅延故障 / path delay fault |
| キーワード(2)（和/英） | 階層遅延テスト生成 / hierarchical test generaiotn |
| キーワード(3)（和/英） | 非スキャンテスト容易化設計 / non-scan DFT |
| キーワード(4)（和/英） | 単一端子変化2パタンテスト / single-port-change two-pattern test |
| 第 1 著者 氏名（和/英） | 吉川 祐樹 / Yuki YOSHIKAWA |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学,情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 大竹 哲史 / Satoshi OHTAKE |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学,情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 井上 美智子 / Michiko INOUE |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学,情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 4 著者 氏名（和/英） | 藤原 秀雄 / Hideo FUJIWARA |
| 第 4 著者 所属（和/英） | 奈良先端科学技術大学院大学,情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 発表年月日 | 2004/11/25 |
| 資料番号 | VLD2004-73,ICD2004-159,DC2004-59 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 480 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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