| 講演名 | 2004-10-22 高コード効率と低レイテンシ処理を実現した自動車制御・民生・産業機器向けコントローラ用CPUコアの開発(プロセッサ,DSP,画像処理技術及び一般) 勝 康夫, 竹内 誠二, 安部 雄一, 山田 弘道, 平柳 和也, 冨田 明彦, 萩原 今朝巳, 片岡 健, 志村 隆則, |
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| 抄録(和) | 高コード効率と低レイテンシの命令及び割込み処理を実現した、自動車制御・民生・産業機器向け32ビット組込みRISCコントローラCPUコアを開発した。本コアは,200MHz動作時に360MIPS,400MFLOPSの性能を達成した。高コード効率の実現のため、新規命令の追加とCコンパイラ改善により、コード効率が従来の約75%に改善した。また、低レイテンシの命令処理のために、パイプラインの段数を5段あるいは最小3段に抑えた2並列スーパスカラ方式などを採用することで、サイクル性能が従来の約1.8倍向上した。更に、レジスタバンクとスーパスカラ構造に最適化したレジスタ読み出しパスを利用することで、割込み例外処理とレジスタ退避処理の並列実行が可能となった。その結果、割込み応答時間が従来の37サイクルから6サイクルまで大幅に短縮できた。 |
| 抄録(英) | A 32-bit embedded RISC microcontroller core targeted for automotive, industrial, and PC-peripheral applications has been developed to offer the smaller code size, lower-latency instruction and interrupt processing. The core achieved 360MIPS and 400MFLOPS at 200MHz measured using Dhrystone 1.1. For smaller code size, new instructions have been added to the instruction set. These new instructions, as well as an enhanced C compiler, produce object files about 25% smaller than those for a previous designed core. A dual-issue superscalar structure consisting of three- or five-stage pipelines provides instruction processing with low latency. The cycle performance is an average of 1.8 times faster than the previous designed core. The superscalar structure and the register bank are used to save CPU registers to the resister bank in parallel when executing interrupt processing. This structure significantly improves interrupt response time from 37 cycles to 6 cycles. |
| キーワード(和) | コントローラ / RISC / 高コード効率 / 低レイテンシ / 割込み応答時間 |
| キーワード(英) | Microcontroller / RISC / Smaller code size / Low-latency / Interrupt response time |
| 資料番号 | SIP2004-93,ICD2004-125,IE2004-69 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2004/10/15(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高コード効率と低レイテンシ処理を実現した自動車制御・民生・産業機器向けコントローラ用CPUコアの開発(プロセッサ,DSP,画像処理技術及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Small-Code-Size and Low-Latency Microcontroller Core for Automotive, Industrial, and PC-Peripheral Applications |
| サブタイトル（和） | |
| キーワード(1)（和/英） | コントローラ / Microcontroller |
| キーワード(2)（和/英） | RISC / RISC |
| キーワード(3)（和/英） | 高コード効率 / Smaller code size |
| キーワード(4)（和/英） | 低レイテンシ / Low-latency |
| キーワード(5)（和/英） | 割込み応答時間 / Interrupt response time |
| 第 1 著者 氏名（和/英） | 勝 康夫 / Yasuo SUGURE |
| 第 1 著者 所属（和/英） | 株式会社日立製作所中央研究所 Central Research Laboratory, Hitachi Ltd. |
| 第 2 著者 氏名（和/英） | 竹内 誠二 / Seiji TAKEUCHI |
| 第 2 著者 所属（和/英） | 株式会社ルネサステクノロジ Renesas Technology Corp. |
| 第 3 著者 氏名（和/英） | 安部 雄一 / Yuichi ABE |
| 第 3 著者 所属（和/英） | 株式会社日立製作所日立研究所 Hitachi Research Laboratory, Hitachi Ltd. |
| 第 4 著者 氏名（和/英） | 山田 弘道 / Hiromichi YAMADA |
| 第 4 著者 所属（和/英） | 株式会社日立製作所日立研究所 Hitachi Research Laboratory, Hitachi Ltd. |
| 第 5 著者 氏名（和/英） | 平柳 和也 / Kazuya HIRAYANAGI |
| 第 5 著者 所属（和/英） | 株式会社ルネサステクノロジ Renesas Technology Corp. |
| 第 6 著者 氏名（和/英） | 冨田 明彦 / Akihiko TOMITA |
| 第 6 著者 所属（和/英） | 株式会社ルネサステクノロジ Renesas Technology Corp. |
| 第 7 著者 氏名（和/英） | 萩原 今朝巳 / Kesami HAGIWARA |
| 第 7 著者 所属（和/英） | 株式会社ルネサステクノロジ Renesas Technology Corp. |
| 第 8 著者 氏名（和/英） | 片岡 健 / Takashi KATAOKA |
| 第 8 著者 所属（和/英） | 株式会社ルネサステクノロジ Renesas Technology Corp. |
| 第 9 著者 氏名（和/英） | 志村 隆則 / Takanori SHIMURA |
| 第 9 著者 所属（和/英） | 株式会社日立製作所中央研究所 Central Research Laboratory, Hitachi Ltd. |
| 発表年月日 | 2004-10-22 |
| 資料番号 | SIP2004-93,ICD2004-125,IE2004-69 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 366 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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