| 講演名 | 2004/11/25 RLD配線構造のSmall-World Network化による遅延削減法(デバイス)(リコンフィギャラブルシステムにおける設計技術及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) 阿部 晋也, 飯田 全広, 末吉 敏則, |
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| 抄録(和) | 我々は,計算機科学の分野で注目を集めているSmall-World Network(SWN)を,Recomgurable Logic Deviceの配線構造に適用した遅延削減手法を提案している.この提案配線構造は,既存FPGAの規則止しい配線構造に,少量のSmall-Worldラインと呼ばれる不規則なワイヤを追加することで,遅延の削減を狙ったものである.これまでSWN化した配線構造は,1つのノードから全ノードに対しいくつスイッチブロックを削減できるのかというのを評価してきた.しかし,これでは配線構造の正確な評価とはいえない.そこで本稿では,トロント大学で開発されたVPRをSWNに対応させ,複数のベンチーマーク回路を配置配線することで評価を行った.その結果,最大約1割のクリティカルパス遅延の削減に成功した. |
| 抄録(英) | We have .proposed a new routing structure adopting the Small-World Network. The purpose is to reduce wire delay. The Small-World Network pulls people in the field of the computer science recently. This proposal routing structure has a few irregular wire that is named Small-World line with a regular structure. And so, we expect delay reduction effects. Our evaluation was method to count the number of the switches to pass from some node to all the nodes until now. However, we can't accurately evaluate our structure by this method. In this paper, we improve a VPR which was developed in Toronto university to correspond to the Small-World Network. Then we evaluate our routing structure, using the imroved VPR. As a result of this evaluation, we succeeded in the reduction of a maximum of about 10 percent of critical path delay. |
| キーワード(和) | リコンフィギャラブルロジックデバイス / 配線構造 / 配線遅延 / Small-World Network |
| キーワード(英) | Reconfigurable Logic Device / Routing Architecture / Wire delay / Small-World Network |
| 資料番号 | CPSY2004-35 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2004/11/25(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | RLD配線構造のSmall-World Network化による遅延削減法(デバイス)(リコンフィギャラブルシステムにおける設計技術及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | A delay reduction technique by applying the Small World Network to RLD Routing Structure |
| サブタイトル（和） | |
| キーワード(1)（和/英） | リコンフィギャラブルロジックデバイス / Reconfigurable Logic Device |
| キーワード(2)（和/英） | 配線構造 / Routing Architecture |
| キーワード(3)（和/英） | 配線遅延 / Wire delay |
| キーワード(4)（和/英） | Small-World Network / Small-World Network |
| 第 1 著者 氏名（和/英） | 阿部 晋也 / Shinya ABE |
| 第 1 著者 所属（和/英） | 熊本大学大学院自然科学研究科数理科学・情報システム専攻 Department of Mathematics and Computer Science, Graduate School of Science and Technology |
| 第 2 著者 氏名（和/英） | 飯田 全広 / Masahiro IIDA |
| 第 2 著者 所属（和/英） | 熊本大学工学部数理情報システム工学科:科学技術振興機構さきがけ The faculty of engineering, Kumamoto University:PRESTO,Japan Science and Technology Agency |
| 第 3 著者 氏名（和/英） | 末吉 敏則 / Toshinori SUEYOSHI |
| 第 3 著者 所属（和/英） | 熊本大学工学部数理情報システム工学科 The faculty of engineering, Kumamoto University |
| 発表年月日 | 2004/11/25 |
| 資料番号 | CPSY2004-35 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |