| 講演名 | 2004-10-15 次世代IPバックボーンネットワークを支える高スループット・低消費電力パケット処理アーキテクチャ(IPバックボーンネットワーク,フォトニックネットワーク,高速ネットワークの構成/管理/制御技術,及び一般) 奥野 通貴, 西宏 章, |
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| 抄録(和) | 現在のIPバックボーンネットワーク用のハイエンドルータは, 20Gbps (gigabit per second)程度のスループットのパケット処理エンジン(packet-processing eneine : PPE)を利用している.2007年頃の次世代IPバックボーンルータのPPEは,100Gbps程度のスループットを必要とするが,パケットを複数の内蔵プロセッサで並列処理する従来型PPE方式による実現は問題が大きい.これは,内蔵プロセッサ数を増加させるためにLSIのダイサイズ及び消費電力が許容範囲を超える恐れがあるためである.本稿では,同一ヘッダ情報を持つパケットが短時間に多数出現するネットワークトラフイックの性質を利用し,キャッシュと小規模の付加論理で100Gbpsスループットを実現する学習型PPE方式の詳細を示した.0.13um CMOSプロセス,1.2V電源,333MHzの動作周波数でダイサイズと最大消費電力の見積りを行った結果,学習型PPEは,従来型PPEの36.6%のダイサイズ,32.6%の最大消費電力で1OOGbpsのスループットを実現でき,次世代IPバックボーンルータのPPEとして有望である見通しを得た. |
| 抄録(英) | The latest high-end IP backbone routers use packet-processing engines (PPEs), which can achieve about 20-Gbps(gigabit per second) throughput. The next-generation IP backbone routers around 2007 will require 100-Gbps throughput for those PPEs. However, it is difficult to use the extension architecture of a conventional PPE, which use many number of inner processing units for parallel packet processing. Because increasing the number of inner processing units leads issues of large die size and power consumption. In this paper, the details of a novel cache-based PPE which has a cache and special hardware are revealed. The cache-based PPE exploits the network traffic nature, i.e., packets, which have same header each other appear over a short time repeatedly. We were able to estimate that the cache-based PPE can achieve 100-Gbps packet-processing throughput with only 36.6% of the die size and 32.6% of the maximum power consumption required by the conventional PPE in the case of todays 0.13-um CMOS technology, 1.2-V core voltage, and 333-MHz frequency. Cache-based PPE can satisfy high throughput and low power consumption for the next-generation high-end routers. |
| キーワード(和) | 1OOGbイーサネット / ルータ / 低消費電力 / パケット処理エンジン / 学習型パケット処理エンジン / プロセスラーニングキャッシュ |
| キーワード(英) | 100-gigabit Ethernet / Router, Low-Power Consumption / Packet-Processing Engine / Cache-based Packet-Processing Engine / Process-learning Cache |
| 資料番号 | IN2004-89 |
| 発行日 |
| 研究会情報 | |
| 研究会 | IN |
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| 開催期間 | 2004/10/8(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Information Networks (IN) |
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| 本文の言語 | JPN |
| タイトル（和） | 次世代IPバックボーンネットワークを支える高スループット・低消費電力パケット処理アーキテクチャ(IPバックボーンネットワーク,フォトニックネットワーク,高速ネットワークの構成/管理/制御技術,及び一般) |
| サブタイトル（和） | |
| タイトル（英） | High-Throughput and Low-Power Packet Processing Architecture for Next-Generation IP Backbone Router |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 1OOGbイーサネット / 100-gigabit Ethernet |
| キーワード(2)（和/英） | ルータ / Router, Low-Power Consumption |
| キーワード(3)（和/英） | 低消費電力 / Packet-Processing Engine |
| キーワード(4)（和/英） | パケット処理エンジン / Cache-based Packet-Processing Engine |
| キーワード(5)（和/英） | 学習型パケット処理エンジン / Process-learning Cache |
| キーワード(6)（和/英） | プロセスラーニングキャッシュ |
| 第 1 著者 氏名（和/英） | 奥野 通貴 / Michitaka OKUNO |
| 第 1 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 2 著者 氏名（和/英） | 西宏 章 / Hiroaki NISHI |
| 第 2 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of Science and Technology, Keio University |
| 発表年月日 | 2004-10-15 |
| 資料番号 | IN2004-89 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 340 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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